JPS59169171A - 集積論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、能動側に位置する主表面をもった半導体を有
し、第１導電タイプの１群の領域が半導体のこの能動側
にあり、これ等の領域は該領域に共通な第２導電タイプ
の基板領域上に延在し、第１導電タイプの各領域は、前
記の主表面から半導体内に延在しかつ少なくとも集積論
理回路の動作中はこれ等領域を相互に隔離するアイソレ
ーション領域によって取り囲まれ、この場会ｍＪ記の領
域群に属する第１導電タイプの第１領域はトランジスタ
の第１主電極部分を形成し、トランジスタの制御電極は
、前記の第１領域を取り凹むアイソレーション領域の内
側に位置する第２導電タイプの表面領域を有し、トラン
ジスタの第２主電極は主表面に隣接し、整流接触により
１％御電極より隔離され、−力士表面には、絶縁層によ
り半導体から隔離された導電性トラックを有する信号接
続システムが設けられ、膜数のこれ等導電性トラックは
夫々第１導電タイプの第１領域をダイオード接合を経て
集積論理回路の別の部分と接続し、このダイオード接合
は、トランジスタの主電流路と順方向に夫々接続された
ダイオードを形成し、給電装置は、電源を接続する供給
線とこの供給線から信号入力に電流全供給する装置とを
有し、−力受なおとも１つの負荷素子を有する導電性接
続が前記の供給線とトランジスタの第１主電極との間に
設けられるようにした、トランジスタの制ａａｔｘｓに
より形成された信号入力と夫々ダイオードを経てトラン
ジスタの第１主電極に結合された腹数の信号出力とを有
しまた前記の信号入力は電流を供給する装置に接続され
た集積論理回路に関するものである。

この種の集欅回路はアイ、イー、イー、イー。

（１，Ｅ、Ｅ、Ｅ、　）、　ｒジャーナル　オブ　ソリ
ッド　ステート　　サーキッシ（Ｊｏｕｒｎａｌ　ｏｆ
　５ｏｌｉｄＳｔａｔｅ　Ｑｉｒｃｕｉｔｓ　ＪのＶＯ
ｌ、　Ｓ　Ｏ−１７、ＩＧ４　、１９８２年８月号の第
８８’７−６９５頁、特に第９図より公知である。

一般的に云えば、本発明は例えばＩ”Ｌ　（Ｉｎｔｅ−
ｇｒａ１工ｎｊｅｃｔｉｏｎ　Ｌｏｇｊｃ　）タイプ、
Ｉ　Ｓ　Ｌ　（工ｎｔ、ｅ＝ｇｒａｌ　５ｃｈｏｔｔｋ
ｙ　Ｌｏｇｉｃ）　タイプおよびＳ　Ｔ　Ｌ（Ｓｃｈｏ
ｔｔｋｙ　Ｔｒａｎｓｉｓｔｏｒ　Ｌｏｇｉｃ）タイプ
に関するもので、これ等の回路では、電流１を供給する
装置は論理入力にあり、内部プルアップ接続は第１主電
極と供給線または供給レールとの間にある。トランジス
タは例えばバイポーラトランジスタまたは静電誘導トラ
ンジスタ（５ｔａｔｉｃ　１ｎｄｕｃｔｉｏｎ　ｔｒａ
ｎｓｉｓｔｏｒ）でよく、第１および第２主電極間の主
電流路と、動作中にこの主電流路を通って流れる電流を
制御する制御電極とを有する。バイポーラトランジスタ
ではコレクタとエミツタが２つの主電極を形成し、ベー
スは制御電極である。

内部プルアンプ接続は抵抗だけを有するものでもよくま
たは例えは抵抗とダイオードの直列回路で形成されても
よい。このような接続により、プルアップ接続により設
けられたゲート回路に続くゲート回路の遅延時間が、こ
の後続のゲート回路の人力に接続された先行のゲート回
路の数に依存する程度を少なくすることができ、したが
って雑音余裕の改良が得られる。多数のゲート回路を有
・する集積回路では、すべてのゲート回路に内部プルア
ップ接続を設けることができる。前記の改良は次のよう
にすることによって特にエネルギ損失なしに実現するこ
とができる。即ちプルアップ内部接続なしでは入力にた
け供給された電流を、ゲート当りの谷電流が略々不変に
保たれるように入力とプルアンプ接続に分配する。

クリチカル（ｃｒｉｔｉｃａｌ　）信号路の部分を形成
しまたその入力が比較的多数の先行ゲート回路に接続さ
れたゲート回路の場合にたけ、これ等の先行ゲート回路
に内部プルアップ回路を設ければ大抵十分である。

本発明の目的は、内部プルアンプ接続を有する前述の論
理回路を更に改良し、特に遅延時間を短縮することにあ
る。

本発明は特に次のような事実のＢ　ｍに基いたものであ
る。即ち、前記の目的は、トランジスタの第１主電極と
第２主電極間の電圧を、ゲート回路が信頼性をもって動
作すべき老温関範囲に亘って後続のゲート回路の入力か
らトランジスタの第２・主電極にトランジスタのオフ状
態で電流が流れることができないように、供給線と老第
２′１℃極間の電圧よりも小さな値にオフ状態において
制限することによって達成することができるというｇ　
ｌｔｋに基いたものである。

本発明は、冒頭に記載した（支）式の集８ｉ論理回路に
おいて、ショットキーダイオードと抵抗の直列回路より
成り、トランジスタの第１主電極を第２主電極に接続す
る付加接続が設けられ、この付加接続とトランジスタの
主電流路とは同じ電流方向で互に並列に接続されたこと
を特徴とする。

このような付加接続が存在すると、トランジスタのオフ
状態では、供給線と第１主電極との接続を経て流れる電
流は実質的にや部寸加接続を経て流れ、一方トランジス
タのオン状態では、この′電流はトランジスタを通って
流れ、第１主電極の電圧は非常に小さいので付加接続は
実質的に遊んでいる。

本発明の集積回路では第１主電極の電圧の有効な制限が
得られ、これによりトランジスタのオフ状態では電流は
け加接続を経て流れ続け、その結果ゲート回路の損失は
［有］かに増すが遅延時間が著しく囲域されるというこ
とがわかった。特にこの場合付加接続の抵抗によって、
老所望流変範囲したがって例えば１２０°Ｃ〜１５０°
Ｃの高温においても十分な雑音余裕が依然として存在す
ることが＼ 保証される。この点で、プルアップ接続とけ加接続の抵
抗の比は、付加接続の抵抗に少なくともａ　ｏ　ｍＶの
電圧降下が生じるよう（こするのが好ましい０動作中に
おける極めて満足すべき結果および高い信頼性は、１５
０　ｍＶまたはそれ以上の電圧、降下によって得られる
。

更に本発明の大きな利点は、付加接続が比較的簡単に一
緒に集積できることで、この場合半導体表面に比較的小
さな追加スペースが必要なだけである。

本発明の集積回路の特に好適な実施形態では、付加接続
の抵抗は第１導電タイプの半導体領域を有し、ショット
キーダイオードはこの半導体領域上の整流接触によって
形成される。

半導体領域は領域群に属する第１導電タイプの第２領域
であり、第１および第２領域は第１導電タイプの相互に
隔離された領域であり、そのうちの第１領域だけが、よ
り高度にドープされた第１導電タイプの埋込領域を有し
、この埋込領域は、第１領域と共通基板領域との間の境
界の一部の近くに延在するようにするのが有利である。

この実施形態において、ショットキーダイオードを使用
することにより、埋込層が存在しないにも拘らず、実際
上共通基板領域に対する寄生トランジスタ作用の危険は
ない。この埋込層かないことによって、抵抗に要する半
導体表向のスペースはほんの作かである。

この実施形態において、領域群に関する第１導電タイプ
の第８領域の少なくとも一部がプルアップ接続の抵抗の
一部を形成し、この場合埋込層は、第１導電タイプの第
２Ｗ４域Ｇこおけるように、第１導電、タイプのこの第
８領域部分には存在しないようにするのが好ましい。２
つの抵抗はこの時同じ形で実現され、その結果、それ等
の抵抗値の比即ち制限された電圧の値は、公知のよう（
こ悠産で生じることのある製造過程での作かな変動に対
して敏感でない。更Ｇこ２つの抵抗は実質的に同じ温度
係数を有する。

以下本発明を図面の実施例を参照して更に詳細に説明す
る。

既に述べたように、本発明は例ＺはＩＬタイプ、ＩＳＬ
タイプおよびＳＴＬタイプの集積論理回路に関するもの
で、これ等は次の共通点をもっている。即ちトランジス
タＴ□の制？ｎ電極４によって構成される信号人力−（
第１図）と、夫々ダイオードＤ　を経てトランジスタテ
工の第１主電極５に接続された畿つかの信号出力２とを
有し、信号人力１は、電源に接続するための供給線また
は供給レール８とこの供給線８から信号人力−に電流を
供給する装置工、とを有する給電装置に接続され、供給
線８とトランジスタテ工の第１主電極５との間に少なく
とも１つの負荷素子■２を有する導電性接続を有する。

この種の論理回路は文献（こ詳細に記載されているので
、その動作の説明はここでは省略する。トランジスタＴ
０は例えばバイポーラトランジスタまたは静電誘導トラ
ンジスタテヨく、第１主電極５と第２主電極６０間にあ
る主電流路と、動作中にこの主電流路を流れる電流を制
御する制御電極４とを有する。第２主電極６は大抵は基
準′電位点例えば大地に接続される。図…１ではこの接
続を第２供給線または供給レール７で示しである。

Ｉ　Ｓ　Ｌ　回路では、トランジスタテ工には１つまた
はそれ以上の補助トランジスタが設けられ、この補助ト
ランジスタは、トランジスタＴ□がオン状態で飽和にな
る程度を制限する。この目的で、例えば相補形トランジ
スタＴ２があり、このトランジスタは、集積回路では横
形トランジスタと縦形トランジスタまたはその何れか一
方の形を取ることができる。

ＳＴＬ回路では、ショットキーダイオードがトランジス
タＴ□のコレクターベース接合部の両端に接続され、ト
ランジスタＴ０か飽和するのを防ぐ。

電流源の形で示された電流を供給する装置工、は相補形
トランジスタの形で実現してもよく、この場合大低は横
形トランジスタの形となる。別のよくある例では、供給
線３と信号人力１との間に抵抗が設けられる。

負荷紫子工２は大抵は抵抗または抵抗とダイオードの直
列回路である。供給線８と第１主電極５との間の接続は
内部プルアップ接続で、トランジスタＴ１がオフ状態に
切り換えられると、第１主電極の電位を高い値Ｑこ上昇
させるのを助ける。この接続を通して、回路のこの内部
／−ドに接続されのファンインに対する感度は著しく低
減される。

本発明の集積論理回路の一実施例としてＩＳＬ回路を第
２図から第５図を参照して説明する。第１図は関連の回
路図を示すもので、電流源工、と工２とは抵抗の形をと
る。

第２図から第５図の集積論理回路は主表向１１を有する
半導体１０を有し、この主表面は半導体・１０の能動側
に位置する。半導体の能動側というのは、集積回路の回
路素子または少なくともその殆んどが設けられる側であ
る。第１導電タイプの１群の領域またはアイランド１８
から１７がこの側に設けられる。これ等の領域またはア
イランドは、該領域またはアイランドに共通な第２導電
タイプの１つの基板領域１Ｂ上にある。前記の領域１８
から１７の夫々は生麦１ｍ１１から半導体１０に延在す
るアイソレーション領域１９によって完老にまたは実質
的に完争に取り囲まれている。領域］、　３　、１４お
よび１５は第１導電タイプの埋込層１２によって互に接
続されている。領域１６と１７は、少なくとも集積回路
の動作中は、アイソレーション領域１９によってお互に
、また相互接続された領域１８，１４，１５と電気的に
隔離される。更に、集積回路は互に隔離された第１導電
タイプの数多くの別の領域（図示せず）をもち、これ等
領域内には同様なＩＳＬ回路または他の回路或は回路素
子があるようにしてもよい。

第１導電タイプの領域の第１領域１８はトラン・ジスタ
Ｔ□の第１主′融極部分、こノ場合に−ハ／＜　イボー
ラトランジスタのコレクタを形成する。このバイポーラ
トランジスタＴ０の制御電極即ちベースは第２導電タイ
プの表面領域２０を有し、この表面領域は、第１表向領
域１８を取り囲むアイソレーション領域１９の内側にあ
る。バイポーラトランジスタＴ１の第２主電極即ちエミ
ッタ２１は主表面１１に隣接し、整流接＠ｒ４０によっ
て制御電極即ちベース２０から分離されている。

主表面１１には、絶縁層２２によって半導体より隔離さ
れた導体トランクを有する信号接続システムが設けられ
る。この絶縁層２２は沈着層でもよいが、熱醗仕によっ
て得ることもできる。後者の場合には、この実施例のア
イソレーション領域１９もまた１つの絶縁物質より成り
、絶縁層２２は領域１８から１７上だけにあり、この場
合アイソレーション領域１９の厚さは絶縁Ｉ＃２２の成
長の間作かに増加する。

膜数の導電トラック２８は第１領域１８を夫々ダイオー
ド接合２４を絆で集積論理回路の別の部・分（図示せず
）に接続し、この場合ダイオード接合２４は第１Ｆｉ４
のダイオード接合を構成スる。

前記のダイオード接合２４は適当な金属または金属含有
物質と領域１４との間のショットキー接合である。第１
領域１３は、第１導電タイプの埋込層１２により領域１
４に接続される。

ダイオードＤ０、シたがってダイオード接合２４は、コ
レクターエミッタ通路により形成されるトランジスタＴ
□の主電流路と直列に順方向に接続される。

信号人力への給電装置は、供給線２５とこの供給線２５
から信号入力２８に電輔１を供給する抵抗２６．２７の
形の装置より成る。信号入力２８は、抵抗２６．２７を
トランジスタＴ□のベースに接続する導体トランクであ
る。

更に、少なくとも１つの負荷素子より成る導？Ｕ性接続
（この実施例では少なくとも第１導電タイプの領域１５
の−Ｍ；で形成された抵抗の形を゛有す・この領域１５
の細端は、導体トランク８８を有するトランジスタのコ
レクタ接続部分を形成する。

トランジスタＴよのエミッタ２１は、導電トランク２９
として構成されている第２供給線７に接続される。この
導電トラック２９は第２導電タイプ８０の表向領域によ
って基板領域１８に接続されている。

第１図の相補形トランジスタＴ２はトランジスタＴ０の
ベース２０とコレクタ領域１３および基！領ｍｔｓで構
成され、これ等は夫々トランジスタＴ２のエミッタ、ベ
ースおよびコレクタを構成する。この関係で、表面領域
８０はトランジスタテ工の近くに設けられる。したがっ
てトランジスタＴ２のコレクタ直列抵抗は制限されたま
まである。この直列抵抗は、絶縁物質で形成されたアイ
ソレーション領域１９の下の第２導′ｍタイプの通常の
チャネルストッパ８１によっても好ましい影響を受ける
。

縦形の相補形トランジスタＴ２を有するＩＳＬ回路では
普通であるように、埋込層１２はベース領域２０の一部
の下だけ即ちエミッタ領域２１を有する能動部分の下だ
け（こある。能動部分Ｇこｇ接するベース領域の残りの
部分の下には埋込層１２は存しない。半導体構造のこの
部分では基板領埃−１８に対して有効なトランジスタ動
作が得られ、これにより、トランジスタＴ□が飽和する
程度が制限される。

本発明によれは、ショットキーダイオードＤ２と抵抗Ｒ
の直列接続（第１図）より成りかつトランジスタＴ□の
第１主電極５と第２主電極６を接続する付加接続があり
、これＱこよって、トランジスタＴ工の主電流路とこの
別の接続とは同じ′電流方向で互に並列に接続される。

換言すれは、トランジスタＴ　の主電流路の（正σ））
電流方向力（コル フタからエミッタへの電流の流れとすると、ダイオード
Ｄ２は付加接続内の電流方向即ちショ゛ントキーダイオ
ードＤ２Ｕ順方向もまたトランジスタＴ　のコレクタか
らエミッタへの電流の流れとなるように配される。

ショットキーダイオードＤ２は、トランジスタＴ□のコ
レクタに接続された導電トランク３３と第１導１１ｆタ
イプの領域１６との間のショットキー接合によって第２
図から第５図に示す集積回路内に形成される。このショ
ットキー接合８２は領域１６の一端（こ位置し、一方領
域１６の細端は導電トラック２９に接続され、この導電
トラック２９を経てトランジスタＴ□の第２主電極υ１
］ちエミッタ２１に接続される。隔離された領域１６は
、ショットキーダイオードＤ２と直列に接続された抵抗
Ｒを形成する。

前記のダイオードＤ２と抵抗Ｒより成る別の接続は次の
ような利点を有する。即ち、トランジスタＴ０のオン状
態ではダイオードＤ２と抵抗Ｒには電流が流れず、トラ
ンジスタＴ０のオフ状態ではこのトランジスタＴ□のコ
レクタ電圧が有効に制限され、このため高温であっても
連続したゲート回路から電流は取り出されない。

トランジスタＴ□のオン状態ではコレクタ電圧は非常に
低いのでダイオードＤ、は導通できない。

けれども、トランジスタＴ□のオフ状態では、高温にお
いてのダイオードＤ２によるコレクタ電圧の制限は簡単
に問題を生じることがある。次の事実を考慮に入れなけ
ればならない。即ち後続のゲート回路の入力から見ると
、ダイオードＤ□とＤ２は直列に接続され、後続のゲー
ト回路の入力におけるエミッターベース接合部よりも著
しく大きな温度係数を有する。抵抗Ｒによって、コレク
タ電圧が１２５〜１５０″Ｃの高温においてさえも電流
が後続のゲート回路より取り出されるのを実際に囮止す
るに十分な高さに確実に保たれる。

前記の抵抗Ｒの値の下限は、特に、信頼性ある動作が確
保される範囲と高圧においてもなお望まれる雑音余裕と
によって決められる。この下限は更に、選定した供給電
圧およびダイオードＤ　の順方向電圧によって左右され
る。抵抗Ｒは、トランジスタＴ□のオフ状態での＃ＪＪ
作の間少なくともａ　ｏ　ｍＶの電圧降下かその両端に
生じるように選ばれるのが好ましい。極めて高い温度で
も電流損失が生巳ないという一層高い確実性は、抵抗Ｒ
の電圧降下を少なくとも１５０　ｍＶとすることによっ
て得られる。

供給線８の供給電圧が例えば１．５■で、ダイオードＤ
２が室温で例えは釣４ｓｏｍｖｃｒ＋Ｉ＠方向電圧を有
するとすれば、抵抗Ｒの例えば８００　ｍＶの電圧降下
は、トランジスタＴ０のコレクタの電圧振動が前述σ）
付加接続を設けることによって略々半分にされるという
ことを意味する。このことは、切換の間ミラー効果のた
めに、過度に大きな彰響を有するトランジスタテ工のベ
ース−コレクタ容量のために特に重要である。トランジ
スタＴ０のコレクタの電圧振動の減少のために、このベ
ース−コレクタ各月の遅延時間に対する関与が著しく低
減される。その上に、大地に対するトランジスタＴ□の
コレクタの容量が一役を果す。特に、基板に対する表面
領域１３．１４の容量がこの容量に関与する。この点で
、ＩＦ７記のけ加接続路内にショットキーダイオードを
用いることが好ましい。

その結果、大地に対する比較的小さな付加容量がトラン
ジスタＴ□のコレクタで形成される論理回路のノードに
加えられるだけである。若しこのダ・イオードを、付加
接続路内で、ベース−コレクタ接合全短絡したけ加トラ
ンンスクのエミッターベースダイオードの形として実現
すれば、この付加トランジスタのコレクタ基板容量が前
記の７一ト点の容量に付加される。したがって付加接続
路で淋られる改良が簿められる。

ベース−コレクタ接合は、その中に生じる比較的大きな
電荷蓄積に関してダイオードとしてはそれ程適当でない
。最後に、ショットキーダイオードの代りにトランジス
タ構造を用いることは更に集棺回路の生産歩どまりに好
ましくない影響を有する。

付加接続路内の抵抗は第１導電タイプの半導体領域１６
で形成するのが好ましく、ショットキーダイオードはこ
の半導体領域１６上の整流接触８２によって形成される
。比較的簡単に集佃することができるこの形のけ加接続
によって、半導体領域１６の整流接触８２が、導電トラ
ックの１つ即ち導電トラック８８を経てトランジスタの
第１主電極１２，１ｉｌｌ、１５に接続され、この場合
整流接触８２から成る距離に非整流接触４１が半導体領
域１６上Ｑこ設けられ、この非整流接触は導電トラック
２９を経てトランジスタの第２主電極２１に接続される
。この実施例では、非整流接触は半導体領域１６に設け
られたより高度にドープされた接続領域８８＆こよって
得られる。

損失が低く抵抗値が比較的高いゲート回路に対して特に
好適な実施例では、抵抗の半導体領域は第１導電タイプ
の領域１８から１７の第２領域１６であり、第１領域１
３と第２領域１６は互に分離された領域で、そのうち第
１領域だけが第１導電タイプのより高度にドープされた
埋込層１２を有臥この埋込層は、第１領域１Ｂと共通基
板領域１８との境界の近くに延在している。この場合、
付加接続内のダイオードがショットキーダイオード８２
であるということが利用される。順方向Ｇ、：動作され
たこのダイオード内では、領域１６内に埋込１１がない
にも拘らず、共通の基板領域１８に対する寄生トランジ
スタ動作は実際上止じない。

内部プルアンプ接続（こおける抵抗も同じ形で実・現す
るのが有利で、この場合、第１導′亀タイプの第８領域
の少なくとも一部がこの抵抗を形成し、より高度にドー
プされた埋込層は、第２領域１６におけると全く固守に
、この部分には存しない。

内部プルアップ接続内の抵抗と抵抗Ｒとはこの時実際上
回じ温度係数を有し、更に、これ等の抵抗値の比は、製
造過程での小さな変動に対しては比較的鈍感である。

第２図から第５図に示した実施例は、エピタキシー、拡
散および注入（ｉｍｐｌａｎｔａｔｉｏｎ　）またはそ
の何れか一方、絶縁層または導電層の局部酸化および沈
着等の公知の技術によって、老体的に半導体技術におい
て普通の方法でつくることができる。

例えば、出発材料は抵抗率２０から８０Ω・ｃｍで＜１
１１＞の配向を有するｐ形シリコンでよい。埋込層とし
ては例えばｓｂを注入してもよい。この埋込層のシート
抵抗は約８０Ωである。

アイソレーション領域１９は、薄い酸化物層とシリコン
窒化物の層より成るマスクによる局部酸化によって得る
ことができる。このマスキング層・に孔を設けた後、シ
リコンを食刻し、次いでチャネルストッパ３１のために
硼素を注入によって導入する。続いて、半導体を酸化ふ
ん囲気内で加熱し、実際上厚さ老体が半導体内に沈めら
れた１、５μｍＢｇｔのアイソレーション領域が得られ
る迄加熱を続ける。半導体はこの時多数のｎタイプのア
イランドを有し、これ等のアイランドは該アイランドに
共通なｐ−タイプの垂板領域上に延在する。

ｐ−タイプ表面領域８０を形成するために、硼素を注入
により導入することができる。例えば窒素ふん囲気中で
約７．５時間１ｏｏｏ”ｃで熱処理すると、硼素は、基
板領域１８と良好な接触を確保するしこ十分な深さ迄拡
散する。このｐ−タイプ表面領域のシート抵抗は約８Ω
である。

接続領域８５は注入および拡散で得ることができる。ド
ーパントとして例えは燐を用いてもよく、これ等の接続
領域８５のシート抵抗は例えば５０〜６０Ωである。

ベース領域２０と抵抗２６．２７の接続領域２７は例え
ば硼素でドープされ、例えは約５００・Ωのシート抵抗
を有する。ベース−コレクタ接合部は例えは約０６５μ
ｍの深さにある。

抵抗２１３．２７の抵抗領域は、注入によって硼素でド
ープすることができる。シート抵抗は約２にΩで、ｎ−
タイプ領域１７で形成さｎたｐｎ−接合は約０．５μｍ
の深さにできる。

沈着絶縁層２２は、例えはシリコンの酸化物と窒化物の
２重層より構成してもよい。必要なそれ以上のすべての
孔はこの２重層に同時に設けることかできる。次いでホ
トラッカ一層（ｐｈＯｔＯｌａＯｑ−ｕｅｒ　１ａｙｅ
ｒ）　ハターンによって、エミッタのドーピングを行う
以外のすべての孔が貿われる。エミッタドーピング削、
例えばＡｓが注入される。シート抵抗は例えば２０〜８
０Ωで、エミッターベース接廿は例えば約０．２５　ｐ
ｍの深さにある。エミッタ領域２１と同時に、コレクタ
接触領域８６、表面領域１７に対するｎ−タイプ接続領
域８７、抵抗１６に対するｎ−タイプ接続領域８８およ
び抵抗１５に対するｎ−タイプ接続領域８９を形成する
ことができる。

ホトラッカ一層パターンを除き、孔を清掃してから、シ
ョットキー接合を形成するの（こ適した物質を通常の方
法で与えることができる。例えば、ＰｔとＮ１とより戊
り約２５　ｎｍの厚さの層を用いる。約４７５”Ｃで孔
内に珪化物が形成された後に前記のＰｔとＮ１層の金計
な部分が除かれる。得られるショットキー接合のバリヤ
の高さは約０．７８ｅＶである。

導電性トラック２８．２５，２８．２９および８３は、
例えは、約０．１μｍの厚さのＴｉＷ層と０．６〜０．
７μｍの厚さの１層から成るものでもよい。例えはシリ
コン酸化物より成る別の絶縁層（図示せず）を前記の導
電性トラック上に形成し、この層に接触孔を設けるよう
にしてもよい。次いで、図示のゲート回路を図示しない
実情回路の使の部分と接続するための導′亀トラックの
第２パターンを前記の絶縁層上および接触孔内に形成す
ることかできる。例えば、約１．５μｍの厚さのＡｌ１
曽を導電性トラックのこの第２パターンとして使用して
もよい。

最後に、例えはシリコン酸化物およびシリコン窒化物の
両方または何れか一方の保護、不活性イヒ絶縁層を導電
性トラックの第２パターン上に設け、例えば適当な容器
内に取り付けることによって、普通のようにして集梱回
路？仕上げることができる。

アイソレーション領域１９を設けるのに使われる、酸什
を防止するマスク内で、領域１３は例えば１６μｍＸ１
２μｍの寸法をもつことができる。

領域１５は例えば４８μｍｘｌＱμｍである。領域１７
は例えば４８μｍ×８μｍで、領域１４の寸法は例えば
８７．５μｍｘｌａμｍである。基板領域】８の接続の
ための表面領域３ｏは例えは１５μｍＸ１２μｍである
。実際の半導体構危では、シリコンの食刻処理およびア
イソレーション領域１９の酸化物の成長のために、前記
の寸法はそれより小さいであろう。

エミッタ領域２１のための絶縁層２２の孔は、例えば約
６μｍの長さで約２．５μｍの幅である。絶縁層内の他
の孔は、その端が領域またはアイラン°ンド１３−１７
の境界と一致しない限りは第１図に破線４２で示しであ
る。ショットキーダイオードＤ□に対する孔の幅は例え
ば約４μｍで、ショットキーダイオードＤ２に対する孔
の長さは例えば約９μｍである。

以上述べた実施例では、抵抗２６と１５は約１２にΩの
値をもち、抵抗Ｒ（領域１６）の値は約４．５にΩであ
る。約１．５ｖの供給電圧で約１２５μＡのゲート回路
当りの平均電流（工□＋Ｉ２）において、この時の遅れ
は約１　ｎ５ｅｃ、とすることができる。この遅れの変
動は、７から８のファンイン迄は約１０％以下である。

遅れと消敗りとの倒はこの場合約０．９　ＰＪである。

前記の悶゛加接続路を省略すれば、他の条件は同じとし
て、遅れは約１．３　ｎ５８ｃ、　４こなる。

本発明は以上述べた実施例に限定されるものではない。

本発明の要旨を逸脱しない範囲で、当業者にとっては集
債回路の構造および記載した製法に関して数多くの変更
が可能である。例えば、説明した゛導電タイプを入れ替
え、この場合印加電圧の極性もまた入れ替えるようにし
てもよい。このことは、特に１信号人力４に電流を供給
する装置工□内の電流方向、インピーダンス素子Ｉ２を
有する内部プルアップ接続内の電流方向およびダイオー
ドＤ２と抵抗Ｒとより吃る別の接続内の電流方向が反転
されることをも意味する。「電流を供給する装置」とい
う表現は、該装置が両方の電流方向を含むような広い意
味に解されるべきである。

前述したｐｔＮｉ以外の材料、例えはＰｔ士たはＴｉま
たはＴｉＷのような材料もショットキーダイオードに用
いてもよい。ｎ−タイプおよびｐ−タイプまたは回れか
一方の半導体と適当なショットキー接合を形成できる材
料の文献から当業者には棟々の例が知られている。本発
明の要旨の範曲内において、ショットキーＶ　ｆｆと云
うのは次の意味に解されるべきである。即ち、純金属半
導体接合たけでなしに、例えば金属−珪化物−半導体、
および一般的に、半導体表面またはその面ぐ近くの金属
名有層の助けをかりて得られるすべての適当な整°流接
合をも意味し、この場合、ダイオードの特性に影響を与
えまたは改変するために例えばイオン注入を用いること
もある。この種のダイオードでは、電荷の蓄積は比較釣
部かな程（９）しか起らず、導通状態においてこのよう
なショットキーダイオードにかかる順方向電圧は、集積
回路に用いられる単結晶半導体の導通しているｐｎ−接
合にかかる対応した電圧よりも小さい。更Ｑこ、このよ
うなダイオードの温度係数は比較的低い。

ダイオードＤ０とＤ２とは同じ構造をもつことが好まし
い。異なるバリヤの高さのショットキーダイオードを必
要とするＳＴＬ回路では、ダイオードＤ２は、最も大き
な・バリヤの高さをもつダイオードと同じ構造であるこ
とが好ましい。更に、ダイオードＤ２と抵抗Ｒを有する
ＳＴＬ回路では、温嗅の上昇につれて、匹敵する工ＳＬ
回路におけるよりも雑音合格が早く低くなりすぎるので
、ＳＴＬ回路内（こおける十分に大きな抵抗の存在は特
に重要である。

ＩＳＬ回路では、前述した相補形補助トラック・スタＴ
２の外にまたはその代りに、トランジスタＴ□と同じ形
の補助トランジスタを用いてもよい。

例えば、この場合にはベース領域２ｏに、エミッタ領域
２１と同時に別の表面領域が設けられ、この表面領域は
導電性パターン２８によってベース領域２０と短絡され
る。

局部酸化で得られるアイソレーション領域１９による分
離の代りに、絶縁材料および多結晶半導体材料で満たし
たＶ溝またはその他の溝のような別の誘電体絶縁技法を
用いてもよい◇集積回路はより宥慣的なｐｎ−アイソレ
ーションで実現してもよい。

シリコンの代りに、ゲルマニウムまたはＡＩ［１−ＢＶ
化合物のような使の半導体材料を用いてもよい。

更に、絶縁物に対して、重化アルミニウムまたはシリコ
ンのオキシ窒化物のような前述似外の材料を用いてもよ
い。導電性トランクは、ＡｌまたはＴｉＷ−Ａｌでつく
る代り４こ、争）’％または一部を多結晶半導体材料お
よび金属珪化物またはその何れが一方で形成してもよい
。

論理ゲート回路の人力では、注入で得られる抵抗２６．
２７の代りに、プルアンプ接続における抵抗１５および
ダイオードＢ２と直列の抵抗１６またはその何ｎか一方
の構造と同じかまたはこれに匹敵する抵抗を用いてもよ
い。

以上の実施例では、ダイオードＤ□は、コレクタ領域１
３上或はこれと直接接続された＼表面領域またはアイラ
ンド１４上の接合の形で設けられている。けれども、必
要があれば、トランジスタＴ□から成る距呪離れたとこ
ろにあってコレクタ接続３３および導電性トラックを経
てトランジスタテ工のコレクタに接続された、隔離され
たアイランドにダイオ−ドロ工を置いてもよい。

【図面の簡単な説明】

第１図は本発明の集積回路の回路図、 第２図は本発明の集積論理回路の一実施例の一部の平面
図、 第８図は第２図の線ｌｌｌ−Ｉｎにおける断［ｍ図、第
４図は第２図の線ＩＶ−ＩＶＩこおける断面図、第５図
は第２図の線■−■における断面Ｖを示・す。 １・・・信号人力　　　　　２・・・信号出力８・・・
供給線　　　　　　４，２０・・・制御１１極５．１３
・・・第１主′電極　　　６，２１・・・第２主電極１
０・・・半導体　　　　　　１１・・・主表面１８〜１
７・・・第１導電タイプ領域 １８・・・桟板領域　　　　　　１９・・・アイソレー
ション領域２４・・・ダイオード接合　　８２・・・シ
ョットキー接合Ｄ２・・・ショットキーダイオード。 １０１ ５ １９（

Claims (1)

1. 【特許請求の範囲】 Ｌ　能動（１ｊｌｌに位置する主表面をもった半導体を
   有し、第１導′屯タイプの１群の領域が半導体のこの能
   動側にあり、これ等の領域は該領域に共通な第２導電タ
   イプの基板領域上に延在し、第１導電タイプの各領域は
   、前記の主表向から半導体内に延在しかつ少なくとも集
   積論理回路の動作中は少なくとも多数のこれ等領域を相
   互に隔離するアイソレーション領域によって取り囲まれ
   、この場合前記の領域群に属する第１導電タイプの第１
   領域はトランジスタの第１主を極部外を形成し、トラン
   ジスタの制御電極は、前記の第１領域を取り囲むアイソ
   レーション領域の内側に位置する第２導電タイプの表面
   領域を有し、トランジスタの第２主電極は主表面に隣接
   し、整流接触により制御電極より隔離され、−力士表面
   には、絶縁層により半導体から隔離された導電□性トラ
   ックを有する信号接続システムが設けられ、膜数のこれ
   ら導電性トランクは夫々第１導電タイプの第１領域をダ
   イオード接合を経て集積論理回路の別の部分と接続し、
   このダイオード接合は、トランジスタの主電流路と順方
   向に夫々接続されたダイオードを形成し、給電装置は、
   電源を接続する供給線とこの供給線から信号入力に電流
   を供給する装置とを有し、−ガタなくとも１つの負荷素
   子を有する導電性接続が前記の供給線とトランジスタの
   第１主電極との間に設けられるようにした、トランジス
   タの制御電極により形成された信号入力と夫々ダイオー
   ドを経てトランジスタの第１主電極に納会された膜数の
   信号出力とを有しまた前記の信号入力は電流を供給する
   装置に接続された集積論理回路において、ショットキー
   ダイオードと抵抗の直列回路より成り、トランジスタの
   第１主電極を第２主電極に接続する付加接続が設けられ
   、この付加接続とトランジスタの主電流路とは同じ電流
   方向で豆に並列に接続されたことを特徴とする集積論理
   回路。 久　動作中は付加接続の抵抗に少なくとも６０ｍＶの電
   圧降下が生じるようにした特許請求の範囲第１項記載の
   集積論理回路。− ＆　電圧降下か少なくとも１５０　ｍＶであるようにし
   た特許請求の範囲第２項記載の集積論理回路。 ４１回加接続の抵抗は第１導電タイ′ブの半導体領域を
   有し、ショットキーダイオードはこの半導体領域上の整
   流接触によって形成された特許請求の範囲第１項より第
   ８項の何れか１項記載の集積論理回路。 ６　半導体領域の整流接触は導電トラックの１つを経て
   トランジスタの第１主電極に接続され、非整流接触は前
   記の整流接触より成る距離へたたった半導体領域上に設
   けられ、この非整流接触はトランジスタの第２主電極に
   導電的に接続された特許請求の範囲第４項記載の集積論
   理回路。 α　半導体ａｎ域は領域群に属する第１導電タイプの第
   ２領域であり、第１および第２領域は第１導電タイプの
   相互に隔離された領域であり、そのうちの第１領域だけ
   が、より高度にドープ、された第１導電タイプの埋込領
   域を有し、この埋込領域は、第１領域と共通基板領域と
   の間の境界の一部の升くに延在する特許請求の範囲第４
   項または第５項記載の集積論理回路。 ７、　領域群に属する第１導電タイプの第３領域１りの
   少なくとも１部が、供給線とトランジスタの第１主電極
   との間の接続の抵抗部分を形成し、この場合第１導電タ
   イプの第１および第２領域と第１導電タイプの前記の第
   ８領域部分のうち第１導電タイプの第１領域だけがより
   高度にドープされた第１導電タイプの埋込領域を有する
   特許請求の範囲第６項記載の集積論理回路。