JPS59173843A - 除算装置 - Google Patents
除算装置Info
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- JPS59173843A JPS59173843A JP4714783A JP4714783A JPS59173843A JP S59173843 A JPS59173843 A JP S59173843A JP 4714783 A JP4714783 A JP 4714783A JP 4714783 A JP4714783 A JP 4714783A JP S59173843 A JPS59173843 A JP S59173843A
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- register
- divisor
- predicted
- dividend
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、商予測テーブルを用いた除算装置に関する。
従来より、２進数除算の場合には、商予測テーブルを用
いることにより演算の高速化を図っている。２°進化１
０進数除算においても、商予測テーブルを用いて２進化
１０進数で表わされる商を１桁ずつ求める方法を採用す
ることができる。
いることにより演算の高速化を図っている。２°進化１
０進数除算においても、商予測テーブルを用いて２進化
１０進数で表わされる商を１桁ずつ求める方法を採用す
ることができる。
第１゛図は、従来の商予測テーブルを用いた２進化１０
進数除算回路の、ブロック図である。第１図において、
被除数レジスタ１と除数レジスタ３の各値は、除数の倍
数値レジスタ７の選択された値ど−ともに１０進カロ算
器８に入力される。一方、被除数レジスタ１と除数レジ
スタ３の各上位ピットからなるビット列は商予測テーブ
ル４に入力され、予測された商は予測商レジスタ５に格
納され、商決定回路１１により決定された商が商レジス
タ２に格納される。商予測テーブル４は、被除数の値と
除数の値の組み合わせにより決定される２進化１０進数
１桁の予測商、つまり正しい商に等しい値か、あるいは
その値−より１だけ大きい値を記憶している。ここで、
実際に被除数から除数の倍数値を減算して桁上りが生ず
れば正しい間に等しい値でるり、桁上りが生じなければ
引き過ぎであることが判る。引き過ぎの場合には、１倍
数だけ足し戻してやる。
進数除算回路の、ブロック図である。第１図において、
被除数レジスタ１と除数レジスタ３の各値は、除数の倍
数値レジスタ７の選択された値ど−ともに１０進カロ算
器８に入力される。一方、被除数レジスタ１と除数レジ
スタ３の各上位ピットからなるビット列は商予測テーブ
ル４に入力され、予測された商は予測商レジスタ５に格
納され、商決定回路１１により決定された商が商レジス
タ２に格納される。商予測テーブル４は、被除数の値と
除数の値の組み合わせにより決定される２進化１０進数
１桁の予測商、つまり正しい商に等しい値か、あるいは
その値−より１だけ大きい値を記憶している。ここで、
実際に被除数から除数の倍数値を減算して桁上りが生ず
れば正しい間に等しい値でるり、桁上りが生じなければ
引き過ぎであることが判る。引き過ぎの場合には、１倍
数だけ足し戻してやる。
以下、第１図の動作を詳細に説明する。演算に先立って
、予め除数レジスタ５中の除数の倍数値（２倍数から９
倍数）を倍数値レジスタ７に格納しておく。さて、被除
数レジスタ１の値と除数レジスタ３の値から２進化１０
進数１桁の商を求めるには、先ず被除数レジスタ１中の
被除数の上位数ピットと除数レジスタ５中の除数の上位
数ビットから作成されるビット列をアドレスとして、商
予測テーブル４がら２進化１０進数１桁（４ビツト）の
予測商を読み出し、予測商レジスタ５に格納する。次に
、求めた予測商４ビットを予測商変換回路９により１倍
数値レジスタ７の選択信号（５ピツト）に変換し、それ
たよって選択されたレジスタ７に格納されている除数の
倍数値を１０進加減算器８に入力し。
、予め除数レジスタ５中の除数の倍数値（２倍数から９
倍数）を倍数値レジスタ７に格納しておく。さて、被除
数レジスタ１の値と除数レジスタ３の値から２進化１０
進数１桁の商を求めるには、先ず被除数レジスタ１中の
被除数の上位数ピットと除数レジスタ５中の除数の上位
数ビットから作成されるビット列をアドレスとして、商
予測テーブル４がら２進化１０進数１桁（４ビツト）の
予測商を読み出し、予測商レジスタ５に格納する。次に
、求めた予測商４ビットを予測商変換回路９により１倍
数値レジスタ７の選択信号（５ピツト）に変換し、それ
たよって選択されたレジスタ７に格納されている除数の
倍数値を１０進加減算器８に入力し。
被除数レジスタ１に記憶されている被除数の値から減算
する。結果が負にならずに減算できた場合には、１０進
加減算器８の出力、つまり中間剰余を、被除数レジスタ
１に転送し格納する。同時に、商決定回路１１により予
測商レジスタ５の内容をそのまま商レジスタ２に転送し
て格納する。商と中間剰余を格納した後、被除数レジス
タ１と商レジスタ２を２進化１０進数１桁分だけ左方向
にシフトする。
する。結果が負にならずに減算できた場合には、１０進
加減算器８の出力、つまり中間剰余を、被除数レジスタ
１に転送し格納する。同時に、商決定回路１１により予
測商レジスタ５の内容をそのまま商レジスタ２に転送し
て格納する。商と中間剰余を格納した後、被除数レジス
タ１と商レジスタ２を２進化１０進数１桁分だけ左方向
にシフトする。
一方、上記減算において結果が負になった場合、つまり
引き過ぎた場合は、１０進加減算器８の出力を被除数レ
ジスタ１に転送して格納した後、さらにその値を１０進
加減算器８に入力して、除数レジスタ３中の除数の値（
１倍数）を加算し、この結果を中間剰余として被除数レ
ジスタ１に転送し格納する。同時に、商決定回路１１の
＝１回路６により予測商レジスタ５の内容から１を減じ
た値を選択して商レジスタ２に転送して格納する。これ
によって、中間剰余として引き過ぎた値（除数の１倍数
）を足し戻して、同時に商を正しい値に修正することが
できる。中間剰余と商を格納した後は、被除数レジスタ
１と間レジスタ２を２進化１０進数１桁分だけ左にシフ
トする。
引き過ぎた場合は、１０進加減算器８の出力を被除数レ
ジスタ１に転送して格納した後、さらにその値を１０進
加減算器８に入力して、除数レジスタ３中の除数の値（
１倍数）を加算し、この結果を中間剰余として被除数レ
ジスタ１に転送し格納する。同時に、商決定回路１１の
＝１回路６により予測商レジスタ５の内容から１を減じ
た値を選択して商レジスタ２に転送して格納する。これ
によって、中間剰余として引き過ぎた値（除数の１倍数
）を足し戻して、同時に商を正しい値に修正することが
できる。中間剰余と商を格納した後は、被除数レジスタ
１と間レジスタ２を２進化１０進数１桁分だけ左にシフ
トする。
以後、上記動作を必要な回数だけ繰り返して。
２進化１０進数で表わされた商を１桁ずつ商しジス゛り
２に格納していく。
２に格納していく。
第２図は商予測テーブル４で求めた予測商４ビツトと変
換回路９により得られる６ビツトの選択信号、及び、除
数の倍数値レジスタ７との関係を示したものである。
換回路９により得られる６ビツトの選択信号、及び、除
数の倍数値レジスタ７との関係を示したものである。
さて、一般に論理回路の信号遅延時間に比して、ランダ
ムアクセスメモリ（Ｒ／４Ｍ）の読み出しに要する時間
は太きく、さらに記憶容量の大きい凡錯程、小さい記憶
容量のル併よりアクセス時間が長く力・がる。すなわち
、商予測テーブル４をん併を用いて構成する場合、大き
な記憶容量の凡αではル併自体のアクセス時間が太きく
二つ、商予測テーブル４を読み始めてから、予測商が読
み出されるまでの時間を十分に必要とする。
ムアクセスメモリ（Ｒ／４Ｍ）の読み出しに要する時間
は太きく、さらに記憶容量の大きい凡錯程、小さい記憶
容量のル併よりアクセス時間が長く力・がる。すなわち
、商予測テーブル４をん併を用いて構成する場合、大き
な記憶容量の凡αではル併自体のアクセス時間が太きく
二つ、商予測テーブル４を読み始めてから、予測商が読
み出されるまでの時間を十分に必要とする。
かかる条件の下で商予測テーブル４から読み出した予測
商を変換回路９を経由して除数の倍数値選択に用いると
、倍数値レジスタ７の選択がさらに遅れることになり、
１ｏ進加減算器を含む演算パス−彪響を、３与えること
になる。
商を変換回路９を経由して除数の倍数値選択に用いると
、倍数値レジスタ７の選択がさらに遅れることになり、
１ｏ進加減算器を含む演算パス−彪響を、３与えること
になる。
そこで本発明、の目的は、商予測テーブルとして従来よ
り記憶容量の小さいル信を使用して、所定ピットの予測
商を高速に読み出すことができる除算装置を提供するこ
とにある。
り記憶容量の小さいル信を使用して、所定ピットの予測
商を高速に読み出すことができる除算装置を提供するこ
とにある。
本発明は、従来１ってあった商予測テーブルを複数に分
割し、除数と被除数の所定ビットからなるビット列の一
部を共通のアドレスとして前記複数の商予測テーブルを
アクセスし、ビット列の残りの部分で前記複数の商予測
テーブルの出力のうちいずれか−っの出力を選−択する
ものである。
割し、除数と被除数の所定ビットからなるビット列の一
部を共通のアドレスとして前記複数の商予測テーブルを
アクセスし、ビット列の残りの部分で前記複数の商予測
テーブルの出力のうちいずれか−っの出力を選−択する
ものである。
第６図は本発明の一実施例を示すブロック図である。
第５図において、被除数レジスタ１ど除数レジスタ５の
各値は、除数の倍数値レジスタ７の選択された値ととも
に１０進加算器８に入力される。これらの手順は第１図
の従来方式と同じである。
各値は、除数の倍数値レジスタ７の選択された値ととも
に１０進加算器８に入力される。これらの手順は第１図
の従来方式と同じである。
一方、被除数レジスタ１と除数レジスタ５の各上位ビッ
トからなるビット列は、複数の商予測テーブルを含む論
理回路４０に入力され、論理回路４０から２進化１０進
数１桁（４ビツト）の予測商を読み出す。なお、これの
詳細については後述する。
トからなるビット列は、複数の商予測テーブルを含む論
理回路４０に入力され、論理回路４０から２進化１０進
数１桁（４ビツト）の予測商を読み出す。なお、これの
詳細については後述する。
次に、求めた予測商４ビツトを商決定回路１１に入力し
、予沖１商レジスタ５に格納する。他方求めた予測商４
ビツトを予測商変換回路９により倍数値レジスタ７の選
択信号（６ピツト）に変換し、それに与って選択された
レジスタ７に格納されでいる除数の倍数値を１０進加減
算器８に入力し被除数レジスタ１に格納する。この結果
の正負に従って、最終的に中間剰余を被除数レジスタ１
に転送口て格納し、商決定回路１１で求めた商を商し′
ラスタ２に格納する。これらの手順は、第１図の従来方
式と同じである。
、予沖１商レジスタ５に格納する。他方求めた予測商４
ビツトを予測商変換回路９により倍数値レジスタ７の選
択信号（６ピツト）に変換し、それに与って選択された
レジスタ７に格納されでいる除数の倍数値を１０進加減
算器８に入力し被除数レジスタ１に格納する。この結果
の正負に従って、最終的に中間剰余を被除数レジスタ１
に転送口て格納し、商決定回路１１で求めた商を商し′
ラスタ２に格納する。これらの手順は、第１図の従来方
式と同じである。
次に第４図で、本発明の特徴である商予測テーブルから
の予測商の読み出し方法について説明する。
の予測商の読み出し方法について説明する。
第４図において、被除数レジスタ１と除数レジスタ６の
各上位ビットからなるビット列は。
各上位ビットからなるビット列は。
論理回路４０に対しビット列４１として入力されるー。
ビット列４１の下位２ビツトを除くビット列は。
線４１αを介して４個の商予測テーブル４２００，４２
０４ 。
０４ 。
４２１０．４２１１に対し共通のアドレスとして入力さ
れる。ビット列４１の下位２ビツトのうち下位から２番
目の１ビツトは線４１１５を介して比較器４３００ 。
れる。ビット列４１の下位２ビツトのうち下位から２番
目の１ビツトは線４１１５を介して比較器４３００ 。
４５０１．４５１０．４５Ｎに対する第１の入力となり
、最下位の１ピツトはその負極性の信号が線４１ｃＯを
介してアンドゲート４４００，４４０１の第１の入力と
なり、正極性の信号が線４１Ｃ１を介してアントゲノ ー ） ４４１０．４４１１の第１．の入力となる。
、最下位の１ピツトはその負極性の信号が線４１ｃＯを
介してアンドゲート４４００，４４０１の第１の入力と
なり、正極性の信号が線４１Ｃ１を介してアントゲノ ー ） ４４１０．４４１１の第１．の入力となる。
４′−の商予測テーブル４２００．４２０１．４２１０
．４２１１は、各々α部分とｂ部分からなり、各々のα
部分の出力はそれぞれ対応するアンドゲート４４００゜
４４０１．４／Ｎｏ、４４１１の第２の入力となり、各
々のｂ部分の出力はそれぞれ対応する比較器４５００．
４３０）。
．４２１１は、各々α部分とｂ部分からなり、各々のα
部分の出力はそれぞれ対応するアンドゲート４４００゜
４４０１．４／Ｎｏ、４４１１の第２の入力となり、各
々のｂ部分の出力はそれぞれ対応する比較器４５００．
４３０）。
４５１０．４３１１の第２の入力となる。比較器４５０
０ 。
０ 。
４５０１．４５１０．４５１＋の出力は、それぞれ対応
するアンドゲート４４００，４４０１．４４１０．４４
１１の第５の入力となる。アンドゲート４４００，４４
０＋’、４４１０．４４１４の出力はすべてオアゲート
４５に入力され、オアゲート４５の出力は予測量レジス
ク５に入力される。
するアンドゲート４４００，４４０１．４４１０．４４
１１の第５の入力となる。アンドゲート４４００，４４
０＋’、４４１０．４４１４の出力はすべてオアゲート
４５に入力され、オアゲート４５の出力は予測量レジス
ク５に入力される。
第４図において、４個の商予測テーブル４４ｏ ｏ ’
＋４４０１．４４４０．４４１１のアドレスは、第１・
図における商予測テーブル４のアドレスより２ピント少
ないため、個々の商予測テーブル４４００’、４４０１
．４４１０゜４４１１の容量は、従来と比べて４分の１
゛である。
＋４４０１．４４４０．４４１１のアドレスは、第１・
図における商予測テーブル４のアドレスより２ピント少
ないため、個々の商予測テーブル４４００’、４４０１
．４４１０゜４４１１の容量は、従来と比べて４分の１
゛である。
ビット列４１のうち下位２ビツトを除くビット列は、線
４１ａを介して前記４個の商予測テーブル゛をアク、セ
スし、それ、それのα部分とｂ部分のデータを読み出す
。
４１ａを介して前記４個の商予測テーブル゛をアク、セ
スし、それ、それのα部分とｂ部分のデータを読み出す
。
ビット列４１の下位２ビットのうち最下位のビットは、
そのビットが論理値０であれば線４１ＣＤ。
そのビットが論理値０であれば線４１ＣＤ。
を介してアンドゲート４４００，４４０１に対しアンド
ゲートを開く信号を与え、線４１Ｃ１を介してアンドゲ
ート４４１０，４４１１に対しアンドゲートを°閉じる
信号を与え、逆に当該ビットが論理値１であれば線４１
ＣＯを介してアンドゲート４４００，４４０１に対しア
ンドゲートを閉じる＠号を与え、線４１Ｃ１を介してア
ンドゲート４４１０，４４１１に対しアンドゲートを開
く信号を与える。ビット列４１の下位２ビツトのうち、
下位から２番目のビット（以後比較ビットと呼ぶ）は、
比較器４５００，４５０１ 、・４５１０、．４５１１
に入力され、前記４個の商予測テーブル４２ｏｏ、５ｚ
ｏ１．４２＋ｏ、４２＋１のそれぞれのｂ部分の出力と
比較される。比較器４ｓｏｏ、ｓ５ｏ＋ 、４５１０゜
４５１１は、一致を検出したとき対応するアンドグー
’） ４４００．４４０＋、４４１０．４４１１に対し
てアンドゲートを開く信号を与え、不一致を検出したと
き対応するアンドゲート４４００，４４０１ 、ｓ４＋
ｏ、４４＋ １に対してアンドゲートな閉じる信号を与
える。
ゲートを開く信号を与え、線４１Ｃ１を介してアンドゲ
ート４４１０，４４１１に対しアンドゲートを°閉じる
信号を与え、逆に当該ビットが論理値１であれば線４１
ＣＯを介してアンドゲート４４００，４４０１に対しア
ンドゲートを閉じる＠号を与え、線４１Ｃ１を介してア
ンドゲート４４１０，４４１１に対しアンドゲートを開
く信号を与える。ビット列４１の下位２ビツトのうち、
下位から２番目のビット（以後比較ビットと呼ぶ）は、
比較器４５００，４５０１ 、・４５１０、．４５１１
に入力され、前記４個の商予測テーブル４２ｏｏ、５ｚ
ｏ１．４２＋ｏ、４２＋１のそれぞれのｂ部分の出力と
比較される。比較器４ｓｏｏ、ｓ５ｏ＋ 、４５１０゜
４５１１は、一致を検出したとき対応するアンドグー
’） ４４００．４４０＋、４４１０．４４１１に対し
てアンドゲートを開く信号を与え、不一致を検出したと
き対応するアンドゲート４４００，４４０１ 、ｓ４＋
ｏ、４４＋ １に対してアンドゲートな閉じる信号を与
える。
ここで、商予測テーブル４２００と４２０１のｂ部分に
対しそれぞれ論理値０と１を格納しておくことにより、
比較器４５００と４３０１はいずれか一方が前記比較ビ
ットと一致し、他方が不一致となる。
対しそれぞれ論理値０と１を格納しておくことにより、
比較器４５００と４３０１はいずれか一方が前記比較ビ
ットと一致し、他方が不一致となる。
同様に商予測テーブル４２１０と４２１１のｂ部分に対
しそれぞれ論理値０と１を格納しておくことにより、比
較器４５１０と４５１１のいずれか一方が前記比較ビッ
トと一致し、他方が不一致となる。
しそれぞれ論理値０と１を格納しておくことにより、比
較器４５１０と４５１１のいずれか一方が前記比較ビッ
トと一致し、他方が不一致となる。
すなわち、ビット列４１のうち下位２ビットの組み合わ
ぜが論理値００であれば、線４１ｃＯ及び比較器４５０
０の出力がアンドゲート４４００に対しアンドゲートを
開く信号を与え、他のアンドゲートは開かないので、商
予測テーブル４２００のα部分の出力がアンドゲート’
４４００及びオアゲート４５を介して予測商レジスタ５
にセットされる。同様にビット列４１のうちの下位２ビ
ット組み合わせが論理値０１，１０．、ｉ＋でちれば、
それぞれ商予測テーブル４２１０，４２０１，４２１１
のα部分がそれぞれアンドグー） ４４１０．’４４０
１．４４４１及びオアゲート４５を介して予測商レジス
タ５にセントされる。
ぜが論理値００であれば、線４１ｃＯ及び比較器４５０
０の出力がアンドゲート４４００に対しアンドゲートを
開く信号を与え、他のアンドゲートは開かないので、商
予測テーブル４２００のα部分の出力がアンドゲート’
４４００及びオアゲート４５を介して予測商レジスタ５
にセットされる。同様にビット列４１のうちの下位２ビ
ット組み合わせが論理値０１，１０．、ｉ＋でちれば、
それぞれ商予測テーブル４２１０，４２０１，４２１１
のα部分がそれぞれアンドグー） ４４１０．’４４０
１．４４４１及びオアゲート４５を介して予測商レジス
タ５にセントされる。
なお１本実施例ではビット列−４１の最下位１ピストを
セレクトビットとし、下位から２番目の１ビツトを比較
ピッドとして、４個の商予測テーブルの出力のうち１つ
の出力を取り出しているが、ビット列４１の任意のルビ
ットをセレクトビット尼し、他の任意のｍビットを比較
ビットとしても本発明の効果は失われることはない。
セレクトビットとし、下位から２番目の１ビツトを比較
ピッドとして、４個の商予測テーブルの出力のうち１つ
の出力を取り出しているが、ビット列４１の任意のルビ
ットをセレクトビット尼し、他の任意のｍビットを比較
ビットとしても本発明の効果は失われることはない。
ただし、このとき商予測テーブルの数は２〜２ｍ個であ
り、個々のテーブルの容量は（２〜２ｍ）分の１となる
。
り、個々のテーブルの容量は（２〜２ｍ）分の１となる
。
第９図にｙｂ＝Ｑ、ｍｍ５とした場合の論理回路４０の
詳細ブロック図を示す。商予測テーブル４２００から４
２０７までのｂ部分には０００〜１１１を格納しておく
。動作口笛４図と同じであるのでその説明は省略する。
詳細ブロック図を示す。商予測テーブル４２００から４
２０７までのｂ部分には０００〜１１１を格納しておく
。動作口笛４図と同じであるのでその説明は省略する。
第６図にｎ＝４．ｍ＝０とし、セレクトビットをデコー
ダでデコードして商予測テーブルのセレクト信号を得る
ようにした場合の論理回路４０の詳細ブロック図を示す
。第６図において、セレクトビットは下位４ビツトであ
り、これらはデコーダ２０でデコードされる。デコーダ
２０からのセレクト信号は、商予測テーブル４２００〜
４２０９の各々の出力が入力されるアントゲ−） ４４
００〜４４０９を開くようになっている。
ダでデコードして商予測テーブルのセレクト信号を得る
ようにした場合の論理回路４０の詳細ブロック図を示す
。第６図において、セレクトビットは下位４ビツトであ
り、これらはデコーダ２０でデコードされる。デコーダ
２０からのセレクト信号は、商予測テーブル４２００〜
４２０９の各々の出力が入力されるアントゲ−） ４４
００〜４４０９を開くようになっている。
商予測テーブルを１個にした従来の場合だと、第７図の
ように、アドレスのたとえば下位４ビツトがＡか−ｃ）
Ｆずなわち１０進数ではとりえない値に対応する番地は
空、き番地となるが、第６図のようにすれば、デコーダ
２０のＡからＦに対応する商予測テーブル４２０Ａ〜４
２０Ｆは図示の点線のように取り除くことができる。
ように、アドレスのたとえば下位４ビツトがＡか−ｃ）
Ｆずなわち１０進数ではとりえない値に対応する番地は
空、き番地となるが、第６図のようにすれば、デコーダ
２０のＡからＦに対応する商予測テーブル４２０Ａ〜４
２０Ｆは図示の点線のように取り除くことができる。
なお以上の実施例では、２進化１０進数の１桁（４ビツ
ト）を予測義として読み出す２進化１０進数の除算装置
を説明１−だが、これをγ進数（γは任意の基数）ｄピ
ッ）（ｄは任意の整数）としても、本発明の効果が失わ
れることはない。
ト）を予測義として読み出す２進化１０進数の除算装置
を説明１−だが、これをγ進数（γは任意の基数）ｄピ
ッ）（ｄは任意の整数）としても、本発明の効果が失わ
れることはない。
以上説明したように、商予測テーブルを従来より小容量
のン併にて構成でき、予測商を高速に読み出すことがで
きるので、除算動作を高速化できる効果がある。
のン併にて構成でき、予測商を高速に読み出すことがで
きるので、除算動作を高速化できる効果がある。
第１図は従来の２進化１０進数除算方式のブロック図、
第２図は第１図における倍数値レジスタ選択信号作成の
説明図、第６図は本発明の一実施例のプロ、ツタ図、第
４．５．６図は第５図における論理回路の詳細ブロック
図、第７図は従来における商予測テーブルの使用状態を
示す図である。 １・・・被除数レジスタ、２・・・商レジスタ。 ６・・・除数レジスタ、 ４・・・商予測テーブル。 ２０・・・デコーダ、 ４０・・・論理回路、４１
・・・ビット列。 ４２００〜４２０７．４２Ｍ０．４２Ｎ・・・商予測テ
ーブル、５・・・予測商レジスタ、６・・・Ｌ１回路。 ７・・・倍数値レジスタ、８・・・１０進加減算器。 ９・・・予測商変更回路、１１・・・商決定回路。 代理人弁理士 高 橋 明 夫
第２図は第１図における倍数値レジスタ選択信号作成の
説明図、第６図は本発明の一実施例のプロ、ツタ図、第
４．５．６図は第５図における論理回路の詳細ブロック
図、第７図は従来における商予測テーブルの使用状態を
示す図である。 １・・・被除数レジスタ、２・・・商レジスタ。 ６・・・除数レジスタ、 ４・・・商予測テーブル。 ２０・・・デコーダ、 ４０・・・論理回路、４１
・・・ビット列。 ４２００〜４２０７．４２Ｍ０．４２Ｎ・・・商予測テ
ーブル、５・・・予測商レジスタ、６・・・Ｌ１回路。 ７・・・倍数値レジスタ、８・・・１０進加減算器。 ９・・・予測商変更回路、１１・・・商決定回路。 代理人弁理士 高 橋 明 夫
Claims (1)
- 【特許請求の範囲】 １、 除数と被除数の上位ピットから予測される所定ピ
ットの藺（予測商）を記憶部に格納しておき、除算時に
は除数と被除数の所定ピットからなるヒツト列をアドレ
スとして前記を記憶部をアクセスして前記予測商を読み
出すようにした除算装置において、゛前記記憶部を複数
の記憶ユニットに分割し、前記ビット列の一部を前記記
憶ユニットの各々に共通に与える手段と、前記ビット列
の残りの部分で前記記憶ユニットのいずれか一つの出力
を選択する手段とを設けたことを特徴とする除算装置。 ２、 前記ビット列の残りの部分で示される１０進数が
０〜９のものに対応するものだけ前記記憶＝＝・トが用
意される゛こ左を特徴とする特許請求の範囲第１項記載
の除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4714783A JPS59173843A (ja) | 1983-03-23 | 1983-03-23 | 除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4714783A JPS59173843A (ja) | 1983-03-23 | 1983-03-23 | 除算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59173843A true JPS59173843A (ja) | 1984-10-02 |
Family
ID=12766983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4714783A Pending JPS59173843A (ja) | 1983-03-23 | 1983-03-23 | 除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173843A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200183A (ja) * | 1987-02-17 | 1988-08-18 | 富士通株式会社 | 分割整数剰余計算機 |
-
1983
- 1983-03-23 JP JP4714783A patent/JPS59173843A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200183A (ja) * | 1987-02-17 | 1988-08-18 | 富士通株式会社 | 分割整数剰余計算機 |
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