JPS59173848A

JPS59173848A - トレ−ス方式

Info

Publication number: JPS59173848A
Application number: JP4828783A
Authority: JP
Inventors: Osamu Takei; 修武井
Original assignee: Fuji Electric Co Ltd; Fuji Facom Corp; Fuji Electric Manufacturing Co Ltd
Current assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Priority date: 1983-03-23
Filing date: 1983-03-23
Publication date: 1984-10-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の属する技術分野〕本発明はトレース方式、さらに詳しく言えば、計算機等
においてプログラムのデバッグ、障害解析、動作監視等
を目的とするプログラムの実行トレース方式に関する。

〔従来技術とその問題点〕

この種のプログラムの実行トレースは、一般にから実行
データ・アドレスをトレースする方式が従来広く利用さ
れている。

第１図において、５１は演算処理装置、５２は主記憶装
置、５６は入出力制御装置、５５はトレース装置、１は
上記各装置を接続する共通バス゛、５６はトレース・デ
ータ表示装置、５７は情報入力装置である。

第２図は、第１図のトレース装置５５のデータ収集回路
の従来例のブロック図である。同図において１は第１図
の１に対応する共通バス、２．３．４はそれぞれ共通バ
ス１上のコントロール信号群、アドレス信号群およびデ
ータ信号群を示す。なお６はアドレス信号群ラッチ・レ
ジスタ、７ｐデ一タ信号群ラッチ・レジスタ、５はタイ
ミジグ制御部、８はトレース・メモリ・アドレス・カウ
ンタでその出力１１はトレース・メモリ９，１ｏのアド
レス入力となり、１２．１３はそれぞれトレース・メモ
リ９および１０に対する書込みイネーブル信号である。

共通バス１から取シ込んだ実行データ（アドレス信号お
よびデータ信号）はラッチ・レジスタ６゜７を通じて、
プログラムの命令を実行する毎にトレース・メモリ・ア
ドレス・カウンタ８を歩進させながら、トレース・メモ
リ９，１０へ順次に格納されて行く。

いま、第３図に示すような何らかの事象待ちループがあ
るプログラムの実行データを、従来方式でトレースを行
なうと、トレース・メモリ９，１０に書込まれる内容は
第３図のプログラムの実行順に従って第４図に示すよう
に事象伜ちループが、事象成立に至って停止するまで、
繰返えして現われるデータを全部書込むこととなる。

さらに詳しく説明すれは、第６図は事象待ちループをも
つプログラムのループの部分のフローチャートを例示す
るものである。図においてαは入出力制御装置等のステ
ータス・レジスタの読出し命令（ＲＤ　−５ＴＲ）　　
を実行するステップ、ｂは読出したステータス・レジス
タの事象待ちか否かの状態を示すＥＵＳＩ！：　７ラグ
のビット情報が１０”か１１”かのテスト命令（ＴＢｉ
Ｔ　ＢＵＳＹ）を実行するステップ、Ｃはステップｂに
おけるフラグ・テスト命令の実行の結果によシ、ＢＵＳ
Ｙフラグが１１”であればＡ番地ヘジャンプし、１０″
であれはジャンプしない条件ジャンプ命令の実行ステッ
プである。図から容易に判明するように、ＥＵＳＹフラ
グが一１″のときＡ番地にジャンプして事象待ちループ
に入シ、ＥＵＳＹフラグか１０”と１つたときは、待っ
ていた事象が成立したので、ループを作らすＥの方向に
進み、ループはなくなる。

第４図は、このときトレース・メモリ１ｏに書込まれた
状態を示すもので１回のル′−プが発生したとき、図示
のようにステータス・レジスタの読出し命令（ＲＤ　５
ＴＲ）　、ＢＵＳＹ　７ラグノテスト命令（ＴＥｉＴ　
ＲＵＢＹ）およびＡ番地への条件ジャンプ命令（ＢＰＡ
）がｎ回繰返見し書込まれる。

一般には、このようなループ・ステップは１回トレース
するだけで、上記したプログラムのデバッグ、障害解析
、動作監視等を行なうには十分であ９複数回トレースす
る必要がないにも拘らず、このようにループ・ステップ
を複数回、一般には極めて多数回、トレースすることに
なシ、トレース・メモリの有効利用率を極端に下げるこ
ととなシネ利である。

また、ループ・ステップを複数回（一般には極めて多数
回）トレースすることにょシトレース・メモリの大部分
が占有され、必要とするデータをトレース・メモリに書
込めなくなるおそれがあシ、そのため必要なデータをト
レースできるまで、何度かトレースしなおさなければな
らない欠点がある。

また、ループ・ステップが複数回（多数回）トレースさ
れていることにょシトレースしたデータ解析の際、必要
なデータを多数のデータ中からさがし出さなければなら
ないので手間がかがる欠点がある。

〔発明の目的〕

本発明は上記の従来技術によるトレース方式の上記の不
利な点および欠点を除去し、ループ・ステップのトレー
スに際し、トレース・メモリの有効利用を可能とし、２
操作性を向上させ、また必要なデータをトレース・メモ
リから捜し出す作業を簡単にし、ひいてはデータの解析
を容易とし、効率のよいトレース方式を提供することを
目的とする。

〔発明の実施例〕

以下、本発明の実施例を図面について詳糺に説明する。

第５図は本発明の一実施例のブロック構成図である。第
５図において参照数字は第１図および第４図に示すもの
と同一のものを示す。なお、図において１５．１６．１
７　はアンド・ゲート、１８は事象待ちルーズ判定部、
２３は制御信号で’Ｉ’ＬＯＣＫ信号と称するもの、２
４はインバータを示し、々お入出力制御装置５３の２０
はステータス・レジスタ、２１はステータス・レジスタ
２ｏの読取指示信号、２２はステータス・レジスタＳＴ
Ｒ中のＥＵＳＹフラグ（１ビツト）が１１”がＪ＋″が
を示す信号である。

第６図は第５図における事象待ちループ判定部１８の接
続構成の７詳細を示す図、第７図は第６図の事象待ちル
ープ判定部１８の動作タイムチャートである。

第５図において、事象待ちループ判定部１Ｂの出力する
制御信号すなわちＴＬＯＣＫ信号２６が’ｏ”の場合は
、該信号′ｏ＃がインバータ２４により否定されて＃１
″となってアンド・グー）　１５．Ｌ６，１７の一方の
入力端に入力して該アンド・ゲート１５゜１６．１７を
導通状態とするため、第５図のトレース装置５５は第２
図に示したトレース装置５５と全く同一の接続状態とな
シ、第２図のトレース装置５５°と全く同様に動作する
。

しかし、上記ＴＬＯＣＫ信号２５が１１＃となると、イ
ンバータ２４によって否定された１ｏ”がアンド・グー
　ト１５，１６．１７の一方の入力端に入力し、咳アン
ド・ゲート１５，１６．１７を非導通状態とするため、
トレース・メモリ・アドレス・カウンタ８の歩進、トレ
ース・メモリ９，１ｏへの書込みは停止される。

このよ゛うにτＬＯＣＫ信号２３を１ｏ″または１１”
とすることによシ、トレース・メモリ９．同に格納する
データを選択することができる。

第５図の入出力制御装置５３において、そのステータス
・レジスタ（ＳＴＲ）　２０の読取シ指令信号２１はＲ
Ｄ　ＳＴＲ命令（第３図、第４図参照）を実行する時に
有効（′１”）となる。ＲＵＢ　Ｙ信号２２はステータ
ス・レジスタ（ＳＴＲ）　２０の中の１つのビットすな
わちＥＵＳＹ　フラグが′０″か〆１″かに従って１０
”が１１″かをとる。第３図におけるプログラムではこ
のＥＵＳＹ信号２２が′ｏ＃となるまでループステップ
を繰返えす。

第６図は第５図のトレース装置５５中に本発明によって
設けられた事象待ちループ判定部１８の接続構成の一例
のブロック図である。

第６図において、３０．３５はインバータ、３１，３２
゜３３．３６はアンド・ゲート、３４はオア・グー、ト
、３７　、３８は７リツプフロツプであシ、２１，２２
．２３　　はそれぞれステータス・レジスタ・リード指
示信号（ＳＴＲＲ）ＥＵＳＹ　７ラグの状態を示す信号
（ＢＵＳＹ）、およびアンド・ゲート１５．１６．１７
を制御するＴＬＯＣＫ信号を示す。

第５図の入出力制御装置５６において、事象待ちの状態
でなければ信号２２、（ＢＵＳＹ　）は“０”を示す。

事象待ちループ判定部１８（第６図）において入力端２
２に・０”が入力していれば、（事象待ち状態でなけれ
ば）入力端２１の入力の１１０Ｚｇ１”の如何に拘らず
アンド・ゲート３１　は非導通で、その出力は１０″で
ある。従って、アンド・ゲート３３の出力は“０”とな
シ、また平常状態τはフリップフロラ７’　３８　（Ｆ
Ｆ−２）はリセット状態にあるのでその出力Ｑは１０″
であシ、アンド・ゲート３３の出力１０″と７リツプフ
ロツプ３８の出力Ｑの＃０″を２人力とするオア・ゲー
ト３４の出力は１０”であるので、アンド・ゲート３６
の出力信号２５　（ＴＬＯＣＫ信号）は１０”となシ、
前記したように、アンド・ゲート１５．１６．１７は導
通状態に保持され、トレース・メモリ９，１０に書込み
が行なわれる。

事象待ち状態となれば、第５図の入出力制御装置５３に
おいて信号２２　（ＢＵＳＹ信号）が１１”となる。

事象待ちル・−プ判定部１８（第６図）において、入力
端２２　（ＥＵＳＹ　）に１１”が入力する。

このとき、入出力制御装置５３において、ステータス・
レジスタ・読取シ指示信号が発せられてお、らず、すな
わち事象待ちループ判定部１８（第６図）の入力端２１
　には引き続き信号ＩＩＯ”が入力しているものとする
。

第７図は第６図の事象待うループ判定部１８の動作タイ
ム・チャートで、入力端２１．２２に加えられる信号２
１＝　（ＳＴＲＲ信号）および信号２２（ＢＵＳＹ′信
号）によシフリップフロップ６７（ＦＦ−１）、　３８
（ＦＦ−２）の状態およびＴＬＯＣＫ信号の変化する状
況を示す図である。

第７図において、時点ｔ□において事象待合せをしなけ
ればならない状態となシ信号２１　（５ＴＲＲ信号）が
′０”のまま、信号２２　（ＥＵＳＹ信号）が１０”か
ら＃１′に変化したとする。そうすると、アンド・ゲー
ト６２は、一方の入力端に信号２２のＩＩＯ″のインバ
ータ５０で否定された＃１”が入力するが、他方の入力
端には信号２１のｔｏ”が入力しているので、その出力
は相変らず１０”でおる。この場合も時点ｔ１以前の信
号２２　（ＢＵＳＹ　）が′０”のときと同様オア・ゲ
ート３４の出力は′０”であるので信号２５（ＴＬＯＣ
Ｋ信号）は＃０″である。

との状態で、ステータス・レジスタ・読取シ指示信号が
発せられ信号２１が一定時間ｇ１”となったとする。第
６図において、第７図の時点ｔ、で示すように信号２１
　（５ＴＲＲ信号）が一定時間・１″となる。従って、
アンド・ゲート３１　　の出力は＃１”となシ、フリッ
プ・フロップ３７　（ＦＦ−１）のセ゛／ト端子Ｓに１
１″が入力し、また、アンド・ゲート３２の出力ダ０”
が同じくリセット端子Ｒに入力する。

信号２１　（ＳＴＲＲ信号）が′１”でおる期間中のあ
る時ロックが与えられ、該スリップフロップ３７（ＦＦ
−１）はセットされ、その出力Ｑはメトとなる。

時点ｔ、においてアンド・ゲート３３は、その２　人力
がいずれも１１”となシ１１”を出力するが、時点ｔ４
において信号２１　（５ＴＲＲ信号）が１０′にな夛、
アンド・ゲート６１　の出力が１０″となると、アンド
・グー’）　３３．は一方の入力が′０”となるので１
０′を出力するようになる。時点ｔ、と１．との短時間
の間、アンド・ゲート３３とオア・ゲート３４の出力が
′１”となシ、従ってアンド・？−ト３ｂの出力すなわ
ち信号２３　（ＴＬＯＣＫ信号）が・１″となるが短時
間であるので、トレース・メモＩＪ９，１０への書込み
動作に影響はない。なお時点’ｆｉ＋’４　　間で信号
２３　（ＴＬＯＣＫ信号）がぎ１”となることは、必要
があれは回路栴成の少しの変更例えば遅延回路の挿入等
によシ防止することができる。

このように、第１回の待ちループ（第４図参照）の間は
信号２３　（’ｒＬＯｃＫ信号）は１０″であってトレ
ース・メモリ９，１０に書込まれる。

第２回目の待ちループの当初において、すなわち、第７
図の時点ｔ、において、信号２１　（ＳＴＲＲ）が再び
′１″になったとする。そうすると、アンド・ゲート３
１の出力が１１″となシ、フリップフロップ３７　（Ｆ
Ｆ−１）はセット状態にあってその出力Ｑは“１″でお
り、アンド・ゲート３３は上記の２つの出力′１”が入
力するため′１”を出力する。

この出カメ１″はオア・ゲート５４を通多アンド・ゲー
ト３乙に入力し、従ってアンド・ゲート５乙の出力は１
１”となシ、信号２３　（ＴＬＯＣＫ信号）は１１”と
なり、すなわち時点ｔ、以降トレース・メモＩＪ９，１
０への誉込みを禁止する。

上記のアンド・ゲート３３の出力″１”はまたフリップ
フロップ５Ｂ　（ＦＦ−２）のセット入力端子Ｓに達し
、一方そのリセット入力端子Ｒにはアンド・ゲート６２
の出力′０″が入力しているから、時点ｔ６においてス
リップフロップ３８がクロックを受けるとセットされ、
その出力Ｑは１１”と麦る。こ。

の際、信号２１　（５ＴＲＲ信号）が０”に復帰した後
は、信号２３　（ＴＬＯ’ＣＫ　７号）はフリップフロ
ップ３８の出力Ｑの′１”によシ、′１”に保持される
。

このようにして第２回目以降の待合せループについては
トレース・メモリ９．１０への書込みが禁止される。

この状態、すなわち、フリップフロップ３７　（ＦＦ−
１）および３８　（７７Ｆ−２）がセット状態にあシ、
かつ信号２２がｇＯ”である間は、信号２１（ＳＴＲＲ
信号）の１０”、′１”に拘らず信号２３　（ＴＬＯＣ
Ｋ信号）は１１”を保持する。換言すれば、第１回目の
事象待合せループのデータをトレース・メモリ９，１０
に書込んだ後は、上記の状態を続ける限り第２回目以降
のループのデータの書込みは行なわれない。

°いま、状態の変化によシ、事象待合せが不要となシ、
処理を進行させ得る状態となれば、上記ＲＵＢγフ４ラ
グは１０″となυ信号２２は１０”となる。

第７図の時点１．においてこの状態になったとする。

その後時点ｔ、において゛、ステータス・レジスタ・読
取シ指示信号が発せられ信号２１　（５ＴＲＲ信号）が
〆１”になったとする。

信号２１が′１”、信号２２が〆０”であるので、アン
ドゲート３１の出力はダ０″、続くアンド・ゲート６３
の出力は１０”、さらに続くオア・ゲート５４　の出力
は、フリップ７０ツブ３８　（ＦＦ−２）の出力Ｑの＃
１″を通過させるため１１″であり、これがアンド・ゲ
ート６６の一方の入力となる。

またアンド・ゲート６２の出力は、その入力端の一方に
は信号２１の１１″が、他方には信号２２の１０′のイ
ンバータ６０によって否定された′１”が入力するため
、′１”となる。この出カメ１”は線６９を紅てインバ
ータ６５に入力し、否定されて′０”となってアンド・
ゲート３６に入力する。

従って、アンド・ゲート６６は１０”を出力し、これは
信号２３　（ＴＬＯＣＫ信号）として、アンド・グー）
　１５，１６．１７に達し、これ等のゲートを導通させ
、トレース・メモｌＪ９，１０への書込みが開始される
。

この事象待合せループが終了すれば、第６図のステップ
Ｃを終了したとき、アドレスＡにジャンプせず、ループ
は終了（Ｅ）する。

従って、上記において事象待合せループのデータは、そ
の第１回目と最終′回（第ｎ回目）のものがトレース・
メモＩ）　９．１０に書込まれ、途中のループのデータ
は書き込まれない。

第７図において、時点ｔ８以後の、信号２１（ＳＴＲＲ
信号）が未だｚ１″である間は、フリップ７０ツブ３７
（ＦＦ−１）と３８（ＦＦ−２）のセット入力端子Ｓに
はそれぞれ′０”が、またリセット入力端子Ｒにはそれ
ぞれ′１２が入力しているので、信号２１　（ＳＴＲ，
Ｒ信号）が未だ′１”である期間中の時点ｔ、において
、上記７リツプフロツプ３７．３Ｂはクロックを受けて
リセットされる。

信号２１　（ＳＴＲＲ信号）が１０”に復帰すれはアン
ド・ゲート３２の出力（線３９上の信号）も＃０″に復
帰し、事象待合ループ判定部１８は平常状態となる。

そして信号２５（ＴＬＯ（ｌ信号）として１０″を出力
する。

第８図は、上記のようにして、事象待ちループに関する
データをトレース・メモリに書込んだ結果を示すもので
、第３図に示すＲＤ　ＳＴＲ，ＴＢｉＴＢＵＳＹ、　Ｂ
ＰＡのステップのループの第１回目に続いて、間をあけ
ることなく最後の回（第ｎ回目）をトレース・メモリ１
０に書き込んだことを示している。

事象待ちループ判定部１８の構成は第６図に示すものに
限定されず、種々の変形が可能である。

〔発明の効果〕

本発明によれば、計算機の共通バスに接続されているト
レース装置に事象待ちループ判定部を設け、第３図に示
すような事象待ちループのあるプログラムの、該事象待
ちループの前後をトレースする場合、該事象の対象とな
る装置のステータス・レジスタの読出し指示信号と、事
象の状態を示す信号とを事象待ちループ判定部に入力さ
せ、第１回目および最後の回の事象待ちループに関する
データのみをトレース・メモリに書込むようにした。

従って、トレース・メモリカ＼゛事象待ちループのステ
ップのデータだけでうめつくされ、他の必要なデータの
トレースができなくなることが回避され、トレース・メ
モリの有効利用、利用効率を向上させる効果がある。事
象待ちループについては、第１回目と最後の回のデータ
をトレース・メ１モリに書込むので、十分なデータが得
られるとともに、後刻トレースする場合の必要データを
さがし出す処理が簡単となシ操作性を向上し得る効果が
ある。

さらに、事象待ちループの第１回目と最終回とをトレー
スするのに、特別なプログラムによシ特別な処理（演算
処理装置からの命令によシトレース動作の起動停止の制
御を行い、事象待ち状態のときはトレースを禁止する等
の処理）を行なう必要がなく、簡単なハードウェアの付
加によシ可能となる効果がある。

【図面の簡単な説明】

第１図は従来技術によるトレース装置を設けた一般的の
計算機システムの構成を示す図、第２図は従来技術によ
るトレース装置の一例のブロック構成図、第３図は事象
待ちループのプログラムの一例の動作フロー図、第４図
は従来技術によシ事象待ちループのデータを書込んだト
レース・メモリの状態を示す図、第５図は本発明の一実
施例の一ブロック構成図、第６図は第５図の実施例に本
発明によって設けた事象ｉｉ孝ループ判定部の回路構成
の一例を示す図、第７図は第６図の事象＾舎ループ判定
部の動作タイム・チャート、第８図は本発明により事象
待ちループのデータを書込んだトレース・メモリの状態
を示す図である。５１・・・演算処理装置、５２・・・主記憶装置、　５
６・・・入出力制御装置、５５・・・トレース装置、　
１・・・共通バス、５・・・タイミング制御回路、６・
・・アドレス信号群ラッチ・レジスタ、７・・・データ
信号群ラッチ・レジスタ、８・・・トレー号・メモリ・
アドレス・カウンタ、９，１０・・・トレース・メモリ
、１５，１６，１７゜２０・・・ステータス・レジスタ
、り７，３Ｂ・・・フリップフロップ特許出願人　富士電機製造株式会社（外１名）代理人弁
理士玉蟲久五部（外３名）特開昭５９−１７３８４８　（６）第　１　図第４図第３図第２図第６図迎− 第７図ＦＩＱＦＦ：？ＱＴＬＯＣ尺Ｌ　□ 第　８　図

Claims

【特許請求の範囲】

演算処理装置、主記憶装置、入出力制御装置を含み、上
記装置を共通バスによ多接続して構成した計算機システ
ムにおいて、上記共通バスからプログラムの実行データ
、アドレスを取シ込みトレース・メモリに格納するトレ
ース装置を具備し、該トレース装置は、上記入出力制御
装置のステータス・レジスタの読取シ指示信号および上
記ステータス・レジスタ中の事象待ちか否かの状態を示
すビジー・フラグのビット情報を示す信号を入力とする
事象待合せループ判定部を有し、該事象待合せループ判
定部は上記の２つの信号に基いて制御信号を送出し、該
制御信号によシブログラムの第１回目の事象待ちループ
のデータと上記事象待ち状態を示すビジービットが事象
待ちでないことを示す状態に転じたときの最後のループ
のデータとのみを′トレース・メモリに格納することを
特徴とするトレース方式。