JPS5917638A - Ｒａｍ - Google Patents
ＲａｍInfo
- Publication number
- JPS5917638A JPS5917638A JP57128404A JP12840482A JPS5917638A JP S5917638 A JPS5917638 A JP S5917638A JP 57128404 A JP57128404 A JP 57128404A JP 12840482 A JP12840482 A JP 12840482A JP S5917638 A JPS5917638 A JP S5917638A
- Authority
- JP
- Japan
- Prior art keywords
- display
- data
- address
- ram
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は表示機能の設けられたＲＡＭ（ランダム・アク
セス・メモリ）に関し、特に、表示機能を有するマイク
ロコンピュータに内蔵されるＲＡＭに関する。
セス・メモリ）に関し、特に、表示機能を有するマイク
ロコンピュータに内蔵されるＲＡＭに関する。
従来、表示機能を有するマイクロコンピュータは、第１
図に示される如＜、ＲＡＭ（１）、表示用記憶回路（２
）、表示駆動回路（３）及びデータバス（４）を有して
いるＯＲＡＭ（１１はマイクロコンピュータで取り扱う
データを記憶するものであり、ｎビットから成るアドレ
スバスＡＤ ｌ ＝ＡＤ ｎによってアドレスが指定さ
れ、制御信号Ｒ／Ｗ により指定されたアドレスのデー
タ書き込み及びデータ読み出しが為される。表示用記憶
回路（２）は表示装置（図示せず）の表示セグメントの
各々に対応した記憶素子から成り、ストローブ信号Ｓ
Ｔ Ｂ ｌ ＝ Ｓ Ｔ Ｂ ｍにより、その記憶素子
が指定され、指定された記憶素子にデータバス（４）に
送出されたデータが記憶される。また、記憶素子の出力
は表示駆動回路（３）に印加される。表示駆動回路（３
）は、例えば、液晶表示装置の表示セグメントを駆動す
るための信号を表示用記憶回路（２）の出力に基いて作
成し、表示セグメントの接続される出力端子（５）に出
力する。
図に示される如＜、ＲＡＭ（１）、表示用記憶回路（２
）、表示駆動回路（３）及びデータバス（４）を有して
いるＯＲＡＭ（１１はマイクロコンピュータで取り扱う
データを記憶するものであり、ｎビットから成るアドレ
スバスＡＤ ｌ ＝ＡＤ ｎによってアドレスが指定さ
れ、制御信号Ｒ／Ｗ により指定されたアドレスのデー
タ書き込み及びデータ読み出しが為される。表示用記憶
回路（２）は表示装置（図示せず）の表示セグメントの
各々に対応した記憶素子から成り、ストローブ信号Ｓ
Ｔ Ｂ ｌ ＝ Ｓ Ｔ Ｂ ｍにより、その記憶素子
が指定され、指定された記憶素子にデータバス（４）に
送出されたデータが記憶される。また、記憶素子の出力
は表示駆動回路（３）に印加される。表示駆動回路（３
）は、例えば、液晶表示装置の表示セグメントを駆動す
るための信号を表示用記憶回路（２）の出力に基いて作
成し、表示セグメントの接続される出力端子（５）に出
力する。
第１図の構成に於いて、マイクロコンピータ内で処理さ
れるデータは、データバス（４）を介してＲＡＭ（１１
０所定アドレスに記憶される。データが表示に拘わる表
示データである場合、ＲＡＭ（１１に記憶された表示デ
ータは、表示命令により表示用記憶回路（２）に送出さ
れ記憶される。この表示命令が実行されるとアドレス信
号ＡＤＩ−ＡＤｎによって表示すべき表示データが記憶
されたアドレスが指定され、表示データはデータバス（
４）に送出される。一方、ストローブ信号ＳＴＢｌ−８
ＴＢｍにより表示すべき表示セグメントに対応する記憶
素子が指定され、データバス（４）に送出された表示デ
ータが記憶される。また、表示を変える場合、その表示
に対応する表示データをＲＡ Ｍ（１）がら読み出し、
マイクロコンビーータ内で所定の処理をした後、再びＲ
Ａ Ｍ（１）に記憶させ、更に、その表示データを表示
命令によって表示用記憶回路（２）に記憶していた。従
って、表示に拘わるデータは、ＲＡＭ（］）と表示用記
憶回路（２）の両方に記憶されるので効率的な記憶が為
されない。また、表示するためのプログラムステップ数
も多（なる欠点があった。
れるデータは、データバス（４）を介してＲＡＭ（１１
０所定アドレスに記憶される。データが表示に拘わる表
示データである場合、ＲＡＭ（１１に記憶された表示デ
ータは、表示命令により表示用記憶回路（２）に送出さ
れ記憶される。この表示命令が実行されるとアドレス信
号ＡＤＩ−ＡＤｎによって表示すべき表示データが記憶
されたアドレスが指定され、表示データはデータバス（
４）に送出される。一方、ストローブ信号ＳＴＢｌ−８
ＴＢｍにより表示すべき表示セグメントに対応する記憶
素子が指定され、データバス（４）に送出された表示デ
ータが記憶される。また、表示を変える場合、その表示
に対応する表示データをＲＡ Ｍ（１）がら読み出し、
マイクロコンビーータ内で所定の処理をした後、再びＲ
Ａ Ｍ（１）に記憶させ、更に、その表示データを表示
命令によって表示用記憶回路（２）に記憶していた。従
って、表示に拘わるデータは、ＲＡＭ（］）と表示用記
憶回路（２）の両方に記憶されるので効率的な記憶が為
されない。また、表示するためのプログラムステップ数
も多（なる欠点があった。
不発明は上述した点に鑑みて為されたものであり、ＲＡ
Ｍを構成する記憶素子のうち、所定アドレス範囲に相当
する記憶素子をランチ回路で構成し、その出力が表示駆
動回路に印加されるＲＡＭを提供するものである。以下
図面を参照して不発明の詳細な説明する。
Ｍを構成する記憶素子のうち、所定アドレス範囲に相当
する記憶素子をランチ回路で構成し、その出力が表示駆
動回路に印加されるＲＡＭを提供するものである。以下
図面を参照して不発明の詳細な説明する。
第２図は不発明の実施例を示すプロンク図であり、（６
）はＲＡＭ、（力はデータバス、（８）は表示駆動回路
、（９）は表示セグメントが接続される出力端子である
。
）はＲＡＭ、（力はデータバス、（８）は表示駆動回路
、（９）は表示セグメントが接続される出力端子である
。
ＲＡＭｆ６１には、書き込まれるデータ及び読み出され
たデータが送出されるデータバス（力と、ＲＡＭ１６）
のアドレスを指定するアドレスバスＡＤＩ〜ＡＤｎ、及
び、書き込み及び読み出しを制御する制御信号Ｒ／Ｗが
接続されている。データバス（力は例えば４ビツトから
成り、アドレスバスＡＤＩ〜ＡＤｎは６ビツト、即ちＡ
ＤＩ〜ＡＴ）６とすると、ＲＡＭ（６）は最大４ピツ）
Ｘ６４の容量を有するＯＲＡＭＩ６）は複数個、即ち最
大４×６４個の記憶素子から成り、アドレスバスＡ、
Ｄ ｌ −ＡＤ ｎによって指定されるアドレスには４
個の記憶素子がある。そして、アドレスバスＡ、Ｄｌ−
ＡＤｎと制御信号Ｒ／Ｗを所定のタイミングで印加する
ことにより、アドレスバスＡ Ｄ ｌ ＝ Ａ Ｄ ｎ
の内容によって指定されたアドレスの記憶素子が選択さ
れ、制御信号Ｒ／Ｗにより、データバス（７）に送出さ
れたデータがその記憶素子に記憶され、あるいは、記憶
素子に記憶されたデータがデータバスに送出される。ま
た、ＲＡＭ（６）の記憶素子のうち、ある範囲のアドレ
ス、３２〜３Ｆ（１６進）の記憶素子はラッチ回路で構
成され、そのラッチ回路の各出力は表示駆動回路（８）
に印加される。表示駆動回路（８）は、例えば液晶表示
装置（図示せず）の表示セグメントを駆動する信号を、
印加された信号に基いて作成し、出力端子（９）に出力
するものである。
たデータが送出されるデータバス（力と、ＲＡＭ１６）
のアドレスを指定するアドレスバスＡＤＩ〜ＡＤｎ、及
び、書き込み及び読み出しを制御する制御信号Ｒ／Ｗが
接続されている。データバス（力は例えば４ビツトから
成り、アドレスバスＡＤＩ〜ＡＤｎは６ビツト、即ちＡ
ＤＩ〜ＡＴ）６とすると、ＲＡＭ（６）は最大４ピツ）
Ｘ６４の容量を有するＯＲＡＭＩ６）は複数個、即ち最
大４×６４個の記憶素子から成り、アドレスバスＡ、
Ｄ ｌ −ＡＤ ｎによって指定されるアドレスには４
個の記憶素子がある。そして、アドレスバスＡ、Ｄｌ−
ＡＤｎと制御信号Ｒ／Ｗを所定のタイミングで印加する
ことにより、アドレスバスＡ Ｄ ｌ ＝ Ａ Ｄ ｎ
の内容によって指定されたアドレスの記憶素子が選択さ
れ、制御信号Ｒ／Ｗにより、データバス（７）に送出さ
れたデータがその記憶素子に記憶され、あるいは、記憶
素子に記憶されたデータがデータバスに送出される。ま
た、ＲＡＭ（６）の記憶素子のうち、ある範囲のアドレ
ス、３２〜３Ｆ（１６進）の記憶素子はラッチ回路で構
成され、そのラッチ回路の各出力は表示駆動回路（８）
に印加される。表示駆動回路（８）は、例えば液晶表示
装置（図示せず）の表示セグメントを駆動する信号を、
印加された信号に基いて作成し、出力端子（９）に出力
するものである。
尚、出力端子（９）に表示セグメントを２個接続し、デ
ユープレックス方式のダイナミック駆動する場合、表示
セグメントに対応する記憶素子の出力２個を異なる２つ
のタイミングで選択し、その信号に基いて駆動信号を作
成する。従って、アドレス３２〜３Ｆ（１６進）の記憶
素子は表示セグメントの各々に対応することになる。
ユープレックス方式のダイナミック駆動する場合、表示
セグメントに対応する記憶素子の出力２個を異なる２つ
のタイミングで選択し、その信号に基いて駆動信号を作
成する。従って、アドレス３２〜３Ｆ（１６進）の記憶
素子は表示セグメントの各々に対応することになる。
第３図は、第２図に示されたＲ Ａ、 Ｍ （６）の内
部回路を示す論理回路図であり、６ビツトのアドレスバ
スＡＤＩ−ＡＤ６と４ビツトのデータバスＤＢＵＳ１−
ＤＢＵＳ４の場合を示す。ＲＡ Ｍ ｆ６）内にはアド
レスバスＡＤＺ〜ＡＤ６からアドレスＭＡ−００〜Ａ−
３Ｆを作るためのアドレスデコーダ００）が設けられて
いる。アドレスデコーダＧＯ＋はアドレスバスＡＤＩ−
ＡＤ６の各ビット信号を反転するためのインバータ０１
）と、各ビット信号及び反転されたビット信号が選択的
に印加されるＡＮＤゲート（１２とから成り、ＡＮＤゲ
ート０りの各出力はアドレス線Ａ−００−Ａ−３Ｆとし
て出力される。例えば、アドレス線Ａ−００を出力する
ＡＮＤグー）（１２＋にはアドレスバスＡＤＺ−ＡＤ６
の反転信号がすべて印加され、アドレスバスＡＤＩ〜Ａ
Ｄ６に送出されるコードがｒｏｏＪ（１６進）のときの
み、アドレス線Ａ−００が論理”ｌ”となる。
部回路を示す論理回路図であり、６ビツトのアドレスバ
スＡＤＩ−ＡＤ６と４ビツトのデータバスＤＢＵＳ１−
ＤＢＵＳ４の場合を示す。ＲＡ Ｍ ｆ６）内にはアド
レスバスＡＤＺ〜ＡＤ６からアドレスＭＡ−００〜Ａ−
３Ｆを作るためのアドレスデコーダ００）が設けられて
いる。アドレスデコーダＧＯ＋はアドレスバスＡＤＩ−
ＡＤ６の各ビット信号を反転するためのインバータ０１
）と、各ビット信号及び反転されたビット信号が選択的
に印加されるＡＮＤゲート（１２とから成り、ＡＮＤゲ
ート０りの各出力はアドレス線Ａ−００−Ａ−３Ｆとし
て出力される。例えば、アドレス線Ａ−００を出力する
ＡＮＤグー）（１２＋にはアドレスバスＡＤＺ−ＡＤ６
の反転信号がすべて印加され、アドレスバスＡＤＩ〜Ａ
Ｄ６に送出されるコードがｒｏｏＪ（１６進）のときの
み、アドレス線Ａ−００が論理”ｌ”となる。
アドレス［Ａ−００〜Ａ３１には各々４個の記憶素子Ｏ
Ｊが接続され、アドレス線が論理”ｌ”となることによ
り、接続された記憶素子（１３）が指定される。
Ｊが接続され、アドレス線が論理”ｌ”となることによ
り、接続された記憶素子（１３）が指定される。
また、記憶素子（１階はビット毎に書き込み読み出し信
号線（１４）で接続され、その各信号線（Ｉ４）は制御
信号Ｒ／Ｗが印加された書き込み読み出し制御回路０５
）に接続される。書き込み読み出し制御回路０■にはデ
ータバスＤＢＵＳ １−Ｄ）３ＵＳ４が接続されており
、制御信号Ｒ／Ｗが論理’１″″であると、データバス
ＤＢＵＳ １−ＤＢＵＳ ４に送出されているデータを
、アドレス線Ａ−００〜Ａ−３１のいずれかによって選
択されたアドレスの記憶素子餞に書き込み読み出し信号
線（１４）を介して記憶させ、一方、制御信号Ｒ／Ｗが
論理”ｏ”のときには、選択されたアドレスの記憶素子
０■の内容を書き込み読み出し信号線０４）を介して読
み出し、データバスＤＢＵＳｌ〜ＤＢＵＳ４に送出する
〇 また、アドレスバスＡＤＩ〜ＡＤ６に送出されるコード
が３２〜３Ｆ（１６進）の場合にζ１アドレス１ｌＡ−
３２〜Ａ−３Ｆによって選択される記憶素子はラッチ回
路（１６）によって構成される。アドレス線Ａ−３２〜
Ａ−３Ｆは、制御信号Ｒ／Ｗが印加されたＡＮＤゲー）
Ｑ７）と、制御信号Ｒ／ＷがたＡＮＤゲー■ｌに各々印
加される。各アドレスは４個のランチ回路０６）を有し
、各ラッチ回路０６）の入力りには対応するデータバス
ＤＢＵＳ ｌ〜ＤＢＵＳ４が接続され、出力Ｑと入力り
との間には、トライステートバッファ（２（Ｉが設けら
れている。
号線（１４）で接続され、その各信号線（Ｉ４）は制御
信号Ｒ／Ｗが印加された書き込み読み出し制御回路０５
）に接続される。書き込み読み出し制御回路０■にはデ
ータバスＤＢＵＳ １−Ｄ）３ＵＳ４が接続されており
、制御信号Ｒ／Ｗが論理’１″″であると、データバス
ＤＢＵＳ １−ＤＢＵＳ ４に送出されているデータを
、アドレス線Ａ−００〜Ａ−３１のいずれかによって選
択されたアドレスの記憶素子餞に書き込み読み出し信号
線（１４）を介して記憶させ、一方、制御信号Ｒ／Ｗが
論理”ｏ”のときには、選択されたアドレスの記憶素子
０■の内容を書き込み読み出し信号線０４）を介して読
み出し、データバスＤＢＵＳｌ〜ＤＢＵＳ４に送出する
〇 また、アドレスバスＡＤＩ〜ＡＤ６に送出されるコード
が３２〜３Ｆ（１６進）の場合にζ１アドレス１ｌＡ−
３２〜Ａ−３Ｆによって選択される記憶素子はラッチ回
路（１６）によって構成される。アドレス線Ａ−３２〜
Ａ−３Ｆは、制御信号Ｒ／Ｗが印加されたＡＮＤゲー）
Ｑ７）と、制御信号Ｒ／ＷがたＡＮＤゲー■ｌに各々印
加される。各アドレスは４個のランチ回路０６）を有し
、各ラッチ回路０６）の入力りには対応するデータバス
ＤＢＵＳ ｌ〜ＤＢＵＳ４が接続され、出力Ｑと入力り
との間には、トライステートバッファ（２（Ｉが設けら
れている。
また、ＡＮＤゲート０ηの出力は各ラッチ回路（１６）
のクロック端子ＣＫに印加され、ＡＮＤゲーＨ９）の出
力はトライステートバッファ（２０）の制御入力に接続
されている。従って、アドレス線Ａ−３２〜Ａ−３Ｆに
よってＡＮＤゲートＱ７）Ｑ９が選択され、一方、制御
信号Ｒ／Ｗ によってＡＮＤゲート（１７）Ｑ翅の一方
が選択されるのであり、制御信号Ｒ／Ｗが論理” ｌ
”のとき、選択されたＡＮＤゲート（１７）の出力が論
理“′ｌ″となり、ラッチ回路０６）はデータバスＤＢ
ＵＳ ｌ〜ＤＢＵＳ４に送出されたデータを記憶し、一
方、制御信号Ｒ／Ｗ が論理“０”のときは、選択され
たＡＮＤゲート０！Ｊの出力が論理”１′″となってト
ライステートバッファ翰を動作させるので、ラッチ回路
（１６）の出力Ｑがトライステートバッファ翰を介して
データバスＤＢＵＳ １−ＤＢＵＳ４に送出される。
のクロック端子ＣＫに印加され、ＡＮＤゲーＨ９）の出
力はトライステートバッファ（２０）の制御入力に接続
されている。従って、アドレス線Ａ−３２〜Ａ−３Ｆに
よってＡＮＤゲートＱ７）Ｑ９が選択され、一方、制御
信号Ｒ／Ｗ によってＡＮＤゲート（１７）Ｑ翅の一方
が選択されるのであり、制御信号Ｒ／Ｗが論理” ｌ
”のとき、選択されたＡＮＤゲート（１７）の出力が論
理“′ｌ″となり、ラッチ回路０６）はデータバスＤＢ
ＵＳ ｌ〜ＤＢＵＳ４に送出されたデータを記憶し、一
方、制御信号Ｒ／Ｗ が論理“０”のときは、選択され
たＡＮＤゲート０！Ｊの出力が論理”１′″となってト
ライステートバッファ翰を動作させるので、ラッチ回路
（１６）の出力Ｑがトライステートバッファ翰を介して
データバスＤＢＵＳ １−ＤＢＵＳ４に送出される。
また、各ラッチ回路（ＩＥｉｌの出力Ｑは表示駆動回路
（８）に常時印加されるため、表示駆動回路（８）はそ
の内容に基いて、表示セグメントを駆動する信号を作成
し、出力端子（９）に出力する。従って、ラッチ回路０
６）に記憶されたデータは、常に、その対応する表示セ
グメントに表示されるのである。
（８）に常時印加されるため、表示駆動回路（８）はそ
の内容に基いて、表示セグメントを駆動する信号を作成
し、出力端子（９）に出力する。従って、ラッチ回路０
６）に記憶されたデータは、常に、その対応する表示セ
グメントに表示されるのである。
第２図及び第３図に於いて、表示に無関係な一般データ
は、アドレスＯＯ〜３１（１６進）の領域に記憶させ、
表示のためのデータは、アドレス３２〜３Ｆ（１６進）
のその表示データを表示するための表示セグメントに対
応する記憶素子を有するアドレスに記憶させることによ
り、自動的に表示が為されるものである。また、現在高
されている表示を変える場合、その変える表示セグメン
トに対応したアドレスを指定して、表示データを読み出
し、マイクロコンピール２内で所定の処理をした後、そ
の表示データを再び元のアドレスに記憶させることによ
り、表示を変えることができるのである。尚、第３図に
於いて、トライステートバッファ翰を使用したが、これ
に限らず、トランスミッションゲー）、ＭＯＳＦＥＴに
ヨルスイッチ等を用いることもできる。また、所定アド
レスのラッチ回路と表示駆動回路との間に数字あるいは
文字表示用のデコーダを設ければ、数字あるいは文字表
示も行うことができる。
は、アドレスＯＯ〜３１（１６進）の領域に記憶させ、
表示のためのデータは、アドレス３２〜３Ｆ（１６進）
のその表示データを表示するための表示セグメントに対
応する記憶素子を有するアドレスに記憶させることによ
り、自動的に表示が為されるものである。また、現在高
されている表示を変える場合、その変える表示セグメン
トに対応したアドレスを指定して、表示データを読み出
し、マイクロコンピール２内で所定の処理をした後、そ
の表示データを再び元のアドレスに記憶させることによ
り、表示を変えることができるのである。尚、第３図に
於いて、トライステートバッファ翰を使用したが、これ
に限らず、トランスミッションゲー）、ＭＯＳＦＥＴに
ヨルスイッチ等を用いることもできる。また、所定アド
レスのラッチ回路と表示駆動回路との間に数字あるいは
文字表示用のデコーダを設ければ、数字あるいは文字表
示も行うことができる。
上述の如く、不発明によれば、ＲＡＭ内にラッチ回路か
ら成る表示用の記憶領域を設け、そのラッチ回路の出力
を表示駆動回路に印加することにより、表示データをラ
ッチ回路に記憶させるだけで表示が為されるので、効率
の良いデータ記憶が為され、また、表示を行うための命
令を使用する必要がな（なるので表示プログラムのステ
ップ数が短縮される利点を有する。特に、ワンチップ・
４ビツトマイクロコンピユータに内蔵した場合の効果は
大となる。
ら成る表示用の記憶領域を設け、そのラッチ回路の出力
を表示駆動回路に印加することにより、表示データをラ
ッチ回路に記憶させるだけで表示が為されるので、効率
の良いデータ記憶が為され、また、表示を行うための命
令を使用する必要がな（なるので表示プログラムのステ
ップ数が短縮される利点を有する。特に、ワンチップ・
４ビツトマイクロコンピユータに内蔵した場合の効果は
大となる。
第１図は従来例を示すブロック図、第２図は不発明の実
施例を示すブロック図、第３図は第２図に示されたブロ
ックの論理回路図である。 （６）・・・ＲＡＭ （力・・・データバス （
８）・・・表示駆動回路 （９）・・・出力端子
ＯＱ・・・アドレスデコーダ ０υ（１８）・−・（
７ハーＩ Ｑ３（１７）Ｑ’１−ＡＮＤケート（１
３１・・・記憶素子 （＋４１・・・書き込み読み出
し信号線 ０５１・・・書き込み読み出し制御回路
Ｑ６）・・・ラッチ回路 （イ）・・・トライステ
ートバッファ。
施例を示すブロック図、第３図は第２図に示されたブロ
ックの論理回路図である。 （６）・・・ＲＡＭ （力・・・データバス （
８）・・・表示駆動回路 （９）・・・出力端子
ＯＱ・・・アドレスデコーダ ０υ（１８）・−・（
７ハーＩ Ｑ３（１７）Ｑ’１−ＡＮＤケート（１
３１・・・記憶素子 （＋４１・・・書き込み読み出
し信号線 ０５１・・・書き込み読み出し制御回路
Ｑ６）・・・ラッチ回路 （イ）・・・トライステ
ートバッファ。
Claims (1)
- １４ 複数ビットからなるアドレスバスによって複数
個の記憶素子が指定され、制御信号によって指定された
記憶素子のデータの読み出し及び書き込みが為されるＲ
ＡＭ（ランダム・アクセス・メモリ）に於いて、前記ア
ドレスバスの所定アドレス範囲に相当する前記記憶素子
をラッチ回路で構成し、該ラッチ回路の出力は表示装置
の表示セグメントを駆動する駆動回路に印加されると共
に、前記制御信号によって読み出されることを特徴とす
るＲＡＭ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128404A JPS5917638A (ja) | 1982-07-22 | 1982-07-22 | Ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128404A JPS5917638A (ja) | 1982-07-22 | 1982-07-22 | Ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5917638A true JPS5917638A (ja) | 1984-01-28 |
| JPH0373898B2 JPH0373898B2 (ja) | 1991-11-25 |
Family
ID=14983946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57128404A Granted JPS5917638A (ja) | 1982-07-22 | 1982-07-22 | Ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917638A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068623U (ja) * | 1973-10-24 | 1975-06-19 |
-
1982
- 1982-07-22 JP JP57128404A patent/JPS5917638A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068623U (ja) * | 1973-10-24 | 1975-06-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373898B2 (ja) | 1991-11-25 |
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