JPS5917720A - テスト機能を持つ逐次比較型ａ／ｄ変換器 - Google Patents
テスト機能を持つ逐次比較型ａ／ｄ変換器Info
- Publication number
- JPS5917720A JPS5917720A JP12577682A JP12577682A JPS5917720A JP S5917720 A JPS5917720 A JP S5917720A JP 12577682 A JP12577682 A JP 12577682A JP 12577682 A JP12577682 A JP 12577682A JP S5917720 A JPS5917720 A JP S5917720A
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はテスト機能付の逐次比較型Ａ／Ｄ変換器に関す
る。
る。
第１図には、テスト機能付の逐次比較型Ａ／Ｄ変換器の
ブロック図が示されている。同図において、通常のＡ／
Ｄ変換機能は、逐次比較レジスタ１とＤ／Ａ変換器２と
コンパレータ３と、制御回路５から成る回路によって達
成される。同図において、Ａ／Ｄ変換精度のテストを可
能にするようにレジスタ４〔以下、Ａレジスタというこ
ともある〕、及びレジスタ６〔以下、Ｂレジスタという
こともある〕が設けられている。
ブロック図が示されている。同図において、通常のＡ／
Ｄ変換機能は、逐次比較レジスタ１とＤ／Ａ変換器２と
コンパレータ３と、制御回路５から成る回路によって達
成される。同図において、Ａ／Ｄ変換精度のテストを可
能にするようにレジスタ４〔以下、Ａレジスタというこ
ともある〕、及びレジスタ６〔以下、Ｂレジスタという
こともある〕が設けられている。
レジスタ４は、内部データバスを介して供給されるデー
タを取り込むような構成にされ、レジスタ６は実質的に
１ビツトのラッチ回路から構成され、コンパレータ３の
出力によってセットされる。
タを取り込むような構成にされ、レジスタ６は実質的に
１ビツトのラッチ回路から構成され、コンパレータ３の
出力によってセットされる。
回路１ないし６は、例えばＬＳＩ技術によって図示しな
い適当な回路とともに１つの半導体装置プ上に形成され
る。
い適当な回路とともに１つの半導体装置プ上に形成され
る。
この場合の逐次比較型Ａ／Ｄ変換器の精度の判定は、次
のようにして行なわれる。即ち、テストモードに設定す
ることによって、Ａレジスタ４の出力がＤ／Ａ変換器に
供給されるようにする。寸だ、アナログ信号が供給され
るべき端子Ｐ、に高精度のＤ／Ａ変換器７の出力端子を
結合させておく。
のようにして行なわれる。即ち、テストモードに設定す
ることによって、Ａレジスタ４の出力がＤ／Ａ変換器に
供給されるようにする。寸だ、アナログ信号が供給され
るべき端子Ｐ、に高精度のＤ／Ａ変換器７の出力端子を
結合させておく。
次に、Ａレジスタ４に所望のデータを書き込み。
これによってＤ／Ａ変換器２より所定の電圧を発生させ
る。それとともに、高精度Ｄ ／ Ａ変換器７からテス
トレベルのアナログ電圧を出力させる。
る。それとともに、高精度Ｄ ／ Ａ変換器７からテス
トレベルのアナログ電圧を出力させる。
例えば、Ｄ／Ａ変換器２から出力されるべき期待値に対
し、許容誤差範囲内の所定の電圧、もしくは許容誤差範
囲を若干越えるレベルの電圧を高精度Ｄ／Ａ変換器７か
ら出力させる。
し、許容誤差範囲内の所定の電圧、もしくは許容誤差範
囲を若干越えるレベルの電圧を高精度Ｄ／Ａ変換器７か
ら出力させる。
Ｄ／Ａ変換器２とテスト用に準備した高精度Ｄ／Ａ変換
器７との出力をコンパレータ３にて比較させ、その結果
をＢレジスタ６に書き込ませる。
器７との出力をコンパレータ３にて比較させ、その結果
をＢレジスタ６に書き込ませる。
その結果より精度を判定する。
尚上記変換器にあってはコンパレータの出力を第１図に
図示のＢレジスタ６にセットさせること及びＡレジスタ
及びＢレジスタを制御するために、テスト用のコントロ
ール回路が必要である。
図示のＢレジスタ６にセットさせること及びＡレジスタ
及びＢレジスタを制御するために、テスト用のコントロ
ール回路が必要である。
従って、この変換器によれば、Ａ／Ｄ変換器のテストを
行うに際し、Ａ、Ｂ２つのレジスタやそのコントロール
回路が必要となる。又ＬＳＩ構成となす場合、付加回路
が多い分チップサイズの増大を招くという不具合もあっ
た。
行うに際し、Ａ、Ｂ２つのレジスタやそのコントロール
回路が必要となる。又ＬＳＩ構成となす場合、付加回路
が多い分チップサイズの増大を招くという不具合もあっ
た。
本発明は前記テスト機能を持ったＡ／Ｄ変換器と同等の
機能をよυ一層簡単に実現したテスト機能付きのＡ／Ｄ
変換器を提供することを目的としている。また本発明は
付加回路を出来るだけ少なくし、チンプサイズの増大を
防ぎ、Ｄ／Ａ変換器から所定の電圧を短時間に発生させ
てＡ／Ｄ変換器精度テストの簡略化を図υ、以ってテス
ト時間短縮による製造コスト低減をなし得たテスト機能
付きの逐次比較型Ａ／Ｄ変換器のテスト回路を提供する
ことを目的としている。
機能をよυ一層簡単に実現したテスト機能付きのＡ／Ｄ
変換器を提供することを目的としている。また本発明は
付加回路を出来るだけ少なくし、チンプサイズの増大を
防ぎ、Ｄ／Ａ変換器から所定の電圧を短時間に発生させ
てＡ／Ｄ変換器精度テストの簡略化を図υ、以ってテス
ト時間短縮による製造コスト低減をなし得たテスト機能
付きの逐次比較型Ａ／Ｄ変換器のテスト回路を提供する
ことを目的としている。
次に本発明を、その実施例を示す第２図に基づいて説明
する。
する。
第２図に示す本発明の実施例の逐次比較型Ａ／Ｄ変換器
は、逐次比較レジスタ８と、該レジスタの出力を取込み
Ｄ／Ａ変換するＤ／Ａ変換器２１と、該Ｄ／Ａ変換器の
出力と端子ｐＨに供給される変換対象となるアナログ信
号とを入力しそれらの大小関係に従って２値論理出力を
発生するコンパレータ３Ｉと、該コンパレータ３１の出
力に従って前記レジスタ８を制御する制御回路１３とを
備えて成る。
は、逐次比較レジスタ８と、該レジスタの出力を取込み
Ｄ／Ａ変換するＤ／Ａ変換器２１と、該Ｄ／Ａ変換器の
出力と端子ｐＨに供給される変換対象となるアナログ信
号とを入力しそれらの大小関係に従って２値論理出力を
発生するコンパレータ３Ｉと、該コンパレータ３１の出
力に従って前記レジスタ８を制御する制御回路１３とを
備えて成る。
かかる逐次比較型Ａ／Ｄ変換器に於い−（、テスト機能
を得るプこめに、逐次比較レジスタ８ｉｌ−ｉ、テスト
モード時は、制御クロック信＋″ＦＣＬ Ｋをカウント
するような構成すなわちインクリメント形にされる。ま
だ、前記コンパレータ３１の出力と制御回路１３の入力
との間にスイッチ回路９が設けられる。スイッチ回路９
においてスイッチＭＩＳＦＥＴＩＩはテストモード時に
オフにされ、スイッチＭＩＳＦＥＴｌ０はオンにされる
。このときは、端子ｐＨに変換対象となるアナログ信号
の代りに図示しない高精度Ｄ／Ａ変換器から出力される
テスト用アナログ信号がコンパレータ（３１）に入力さ
れる。
を得るプこめに、逐次比較レジスタ８ｉｌ−ｉ、テスト
モード時は、制御クロック信＋″ＦＣＬ Ｋをカウント
するような構成すなわちインクリメント形にされる。ま
だ、前記コンパレータ３１の出力と制御回路１３の入力
との間にスイッチ回路９が設けられる。スイッチ回路９
においてスイッチＭＩＳＦＥＴＩＩはテストモード時に
オフにされ、スイッチＭＩＳＦＥＴｌ０はオンにされる
。このときは、端子ｐＨに変換対象となるアナログ信号
の代りに図示しない高精度Ｄ／Ａ変換器から出力される
テスト用アナログ信号がコンパレータ（３１）に入力さ
れる。
従って、テストモード時において、逐次比較レジスタ（
８）の出力がＤ／Ａ変換器（２１）に入力され、まだ図
示しない高精度Ｄ／Ａ変換器の出力がコンパレーク３１
に入力される。このとき得られるコンパレータ（３１）
出力はスイッチＭＩ ５ＦＥＴＩＯ及び端子Ｐ８．を介
して検査手段（図示せず）に取込まれ検査される。
８）の出力がＤ／Ａ変換器（２１）に入力され、まだ図
示しない高精度Ｄ／Ａ変換器の出力がコンパレーク３１
に入力される。このとき得られるコンパレータ（３１）
出力はスイッチＭＩ ５ＦＥＴＩＯ及び端子Ｐ８．を介
して検査手段（図示せず）に取込まれ検査される。
なお、通常のＡ／Ｄ変換動作時には、スイッチ回路９に
おけるスイッチＭＩＳＦＥＴＩＩがオンにされ、スイッ
チＭＩ ５ＦＥＴＩ Ｏがオフにされる。これによっ−
Ｃ、コンパレータ３１の出力がそのま５制御回路１３に
供給される。この通常のＡ／Ｄ変換動作においては、コ
ンパレータ３１の出力を受ける制御回路１３の出力によ
って、レジスタ８の各ピットの状態が順次に設定される
。従って、Ａ／Ｄ変換動作の完了時に、レジスタ８には
。
おけるスイッチＭＩＳＦＥＴＩＩがオンにされ、スイッ
チＭＩ ５ＦＥＴＩ Ｏがオフにされる。これによっ−
Ｃ、コンパレータ３１の出力がそのま５制御回路１３に
供給される。この通常のＡ／Ｄ変換動作においては、コ
ンパレータ３１の出力を受ける制御回路１３の出力によ
って、レジスタ８の各ピットの状態が順次に設定される
。従って、Ａ／Ｄ変換動作の完了時に、レジスタ８には
。
端子ｐＨに供給されたアナログ信号に対応されたディジ
タル信号がセットされる。
タル信号がセットされる。
以上のように、本発明は逐次比較型Ａ／Ｄ変換器に、コ
ンパレータ３１の出力を外部端子Ｐ３１へ出力すること
、逐次比較レジスタ８をインクリメントできる構成にし
たことを、テスト機能として付加したものである。又コ
ンパレータ３１の出力を第１図のようなりレジスタ６に
セットするのではなく、直接出力ビンＰ８１に出力する
ことにしたものである。
ンパレータ３１の出力を外部端子Ｐ３１へ出力すること
、逐次比較レジスタ８をインクリメントできる構成にし
たことを、テスト機能として付加したものである。又コ
ンパレータ３１の出力を第１図のようなりレジスタ６に
セットするのではなく、直接出力ビンＰ８１に出力する
ことにしたものである。
この様にすることにより、第１図に図示の如きＡ、Ｂレ
ジスタ及びそのコントロール回路の付加なしで逐次比較
型Ａ／Ｄ変換器の精度テストを容易に行うことに成功し
た。
ジスタ及びそのコントロール回路の付加なしで逐次比較
型Ａ／Ｄ変換器の精度テストを容易に行うことに成功し
た。
従って、本発明によれば、２つのレジスタが不要となυ
、第１図と第２図との対比からも明らかな様に構成素子
を減少することが出来、又それらのコントロール回路も
不要となり、それ放生導体チップサイズの増大を防止す
ることが可能となった。
、第１図と第２図との対比からも明らかな様に構成素子
を減少することが出来、又それらのコントロール回路も
不要となり、それ放生導体チップサイズの増大を防止す
ることが可能となった。
又第１図に図示の回路の如＜、Ａレジスタに常にデータ
を書き込む必要はないし、又付加回路自体も少なく、更
にＤ／Ａ変換器から所定の電圧を短時間に発生させるこ
とか出来るので、逐次比較型Ａ／Ｄ変換器の精度テスト
の簡略化を図ることが可能となった。
を書き込む必要はないし、又付加回路自体も少なく、更
にＤ／Ａ変換器から所定の電圧を短時間に発生させるこ
とか出来るので、逐次比較型Ａ／Ｄ変換器の精度テスト
の簡略化を図ることが可能となった。
更に、Ａ／Ｄ変換器のテストをいかに短時間に行うかは
生産工程上重要であるが、本発明によれば精度テストが
簡略化して能吊的に行われ、テスト時間も短縮されるの
で、製造コストの低減に寄与するところ大である。
生産工程上重要であるが、本発明によれば精度テストが
簡略化して能吊的に行われ、テスト時間も短縮されるの
で、製造コストの低減に寄与するところ大である。
第１図はテスト回路を持つ逐次比較型Ａ／Ｄ変換器の構
成図。 第２図は本発明の実施例を示す逐次比較型Ａ／Ｄ変換器
の回路の構成図である。 １ ・逐次比較レジスタ、２・・Ｄ／Ａ変換器、３・・
コンパレータ、４ ・レジスタ、６・・・レジスタ、７
Ｄ／Ａ変換器、８・インクリメント形逐次比較レジ
スタ、９・・スイッチ、１０・・・外部端子。 代理人 弁理士 薄 １）利 幸
成図。 第２図は本発明の実施例を示す逐次比較型Ａ／Ｄ変換器
の回路の構成図である。 １ ・逐次比較レジスタ、２・・Ｄ／Ａ変換器、３・・
コンパレータ、４ ・レジスタ、６・・・レジスタ、７
Ｄ／Ａ変換器、８・インクリメント形逐次比較レジ
スタ、９・・スイッチ、１０・・・外部端子。 代理人 弁理士 薄 １）利 幸
Claims (1)
- 【特許請求の範囲】 インクリメント形のレジスタと、バ亥レジスタの出力を
入力するＤ／Ａ変換器と、該Ｄ／Ａ変換器出力と変換対
象となるアナログ信号とを入力するコンパレークと、該
コンパレータ出力に従って前記レジスタにデータをセッ
トする手段と、を備えて成る逐次比較型Ａ／Ｄ変換器の テストモードにおいて前記コンパレータ出力から前記レ
ジスタの入力までの経路を遮断する遮断手段と、 上記コンパレータの出力を直接導出させる導出手段とを
備え、テストモードにおいて前記遮断手段を動作させる
とともに前記レジスタをインクリメント動作させて前記
Ｄ／Ａ変換器から順次に変化する信号を出力させ、かつ
前記Ｄ／Ａ変換器の出力信号と基準アナログ信号とを前
記コンパレータで比較させることによって変換特性をテ
ストし得るようにしてなることを特徴とするテスト機能
を持つ逐次比較型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12577682A JPS5917720A (ja) | 1982-07-21 | 1982-07-21 | テスト機能を持つ逐次比較型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12577682A JPS5917720A (ja) | 1982-07-21 | 1982-07-21 | テスト機能を持つ逐次比較型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5917720A true JPS5917720A (ja) | 1984-01-30 |
Family
ID=14918551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12577682A Pending JPS5917720A (ja) | 1982-07-21 | 1982-07-21 | テスト機能を持つ逐次比較型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917720A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62204617A (ja) * | 1986-03-05 | 1987-09-09 | Seiko Instr & Electronics Ltd | 高分解能ａ／ｄコンバ−タ |
| JP2018146266A (ja) * | 2017-03-01 | 2018-09-20 | 株式会社豊田中央研究所 | 物理量センサ |
-
1982
- 1982-07-21 JP JP12577682A patent/JPS5917720A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62204617A (ja) * | 1986-03-05 | 1987-09-09 | Seiko Instr & Electronics Ltd | 高分解能ａ／ｄコンバ−タ |
| JP2018146266A (ja) * | 2017-03-01 | 2018-09-20 | 株式会社豊田中央研究所 | 物理量センサ |
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