JPS59178692A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS59178692A JPS59178692A JP58051555A JP5155583A JPS59178692A JP S59178692 A JPS59178692 A JP S59178692A JP 58051555 A JP58051555 A JP 58051555A JP 5155583 A JP5155583 A JP 5155583A JP S59178692 A JPS59178692 A JP S59178692A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- gate
- logic
- timing
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operations
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の接衝分野
本発明は記憶装置を有する小規模な装置において記憶内
容にエラーが生じた場合その読出を再試行させる回路に
関する。
容にエラーが生じた場合その読出を再試行させる回路に
関する。
（２）技術の背景
記憶装置を有する装置、例えば電子計算機システムのう
ち比較的規模の大きいものは、記憶装置にパリティエラ
ーが発生した場合パリティを訂正し処理を継続させるこ
とが可能なメモリエラー訂正回路（ＥＣＣ回路）を有し
ている。
ち比較的規模の大きいものは、記憶装置にパリティエラ
ーが発生した場合パリティを訂正し処理を継続させるこ
とが可能なメモリエラー訂正回路（ＥＣＣ回路）を有し
ている。
しかしながら小規模なマイクロプロセッサ、マイクロコ
ンピュータ等においては、スペース、消費電力、価格な
どの制約で８００回路の如き機能は組み込れていない。
ンピュータ等においては、スペース、消費電力、価格な
どの制約で８００回路の如き機能は組み込れていない。
従って一過性の偶発的にパリティエラーが発生した場合
、その処理を中断せざるを得ない。しかしながら、ノイ
ズ等の外因的要因により一過的に偶発したエラーで処理
を中断させることは好ましくなく、簡単ガ回路構成で、
一過的に偶発したメモリエラーには処理を中断させるこ
となく続行させることができるようＫすることが望まれ
ている。
、その処理を中断せざるを得ない。しかしながら、ノイ
ズ等の外因的要因により一過的に偶発したエラーで処理
を中断させることは好ましくなく、簡単ガ回路構成で、
一過的に偶発したメモリエラーには処理を中断させるこ
となく続行させることができるようＫすることが望まれ
ている。
（３）従来技術と問題点
第１図に従来の小規模装置のタイミング回路図と、第２
図にそのタイミングチャートを示す。
図にそのタイミングチャートを示す。
クロック発振器１において所定の周波数のクロック信号
Ｓｃｋが発せられ、増幅器２で増幅されＤ形フリップフ
ロップ３，４のＤ入力端子及びＡＮＤゲート９の一方の
端子に印加される。Ｄ形フリップフロップ３の出力はＤ
形フリップフロップ４のＤ端子及びＡＮＤゲート６の一
方の入力端子に接続されている。Ｄ形フリップフロップ
４の出力はインバータ５を介して椰ゲート６の他方の入
力端子に接続されている。尚り形フリップフロップ３の
Ｄ端子には論理ｒｌＪの信号が印加されている。
Ｓｃｋが発せられ、増幅器２で増幅されＤ形フリップフ
ロップ３，４のＤ入力端子及びＡＮＤゲート９の一方の
端子に印加される。Ｄ形フリップフロップ３の出力はＤ
形フリップフロップ４のＤ端子及びＡＮＤゲート６の一
方の入力端子に接続されている。Ｄ形フリップフロップ
４の出力はインバータ５を介して椰ゲート６の他方の入
力端子に接続されている。尚り形フリップフロップ３の
Ｄ端子には論理ｒｌＪの信号が印加されている。
これらから、信号Ｓｅｋ ｙ Ｓ３ ｐ Ｓ４及びＳ６
は第４図に図示の如くなる。信号Ｓ６は後述するタイミ
ング回路８の駆動するためのトリガ信号を意味する。
は第４図に図示の如くなる。信号Ｓ６は後述するタイミ
ング回路８の駆動するためのトリガ信号を意味する。
一方、現在メモリエラーが発生していない場合について
述べているから、メモリエラー信号ＳＭｅの論理は「０
」であシ、その反転信号ＳＭｅがＡＮＤゲート９に印加
されているから、ＡＮＤゲート９の出力信号は実質的に
信号Ｓｃｋと同じであり、ｏ形フリッププロップ８１〜
８６のクロック端子に印加される。Ｄ形フリッププロッ
プ８１〜８６のＤ端子はそれぞれ前段のＤ形フリップフ
ロップの出力が接続されている。但し、Ｄ形フリップフ
ロップ８１のみには、さらにトリガ信号としての８６が
（３） 加えられている。７はＯＲゲートである。
述べているから、メモリエラー信号ＳＭｅの論理は「０
」であシ、その反転信号ＳＭｅがＡＮＤゲート９に印加
されているから、ＡＮＤゲート９の出力信号は実質的に
信号Ｓｃｋと同じであり、ｏ形フリッププロップ８１〜
８６のクロック端子に印加される。Ｄ形フリッププロッ
プ８１〜８６のＤ端子はそれぞれ前段のＤ形フリップフ
ロップの出力が接続されている。但し、Ｄ形フリップフ
ロップ８１のみには、さらにトリガ信号としての８６が
（３） 加えられている。７はＯＲゲートである。
従ってメモリエラーが発生していたい場合には第２図に
図示の如く、信号Ｓ６によりトリガがかけられると、Ｄ
形フリップフロップ８１〜８６は順次状態が推移し、サ
イクリックにタイミング信号Ｓ８１〜８８６を発生する
。これらのタイミング信号で命令の各段階の処理を行う
。
図示の如く、信号Ｓ６によりトリガがかけられると、Ｄ
形フリップフロップ８１〜８６は順次状態が推移し、サ
イクリックにタイミング信号Ｓ８１〜８８６を発生する
。これらのタイミング信号で命令の各段階の処理を行う
。
図示しない記憶装置からのデータの読出しは信号Ｓ８６
において行う。
において行う。
従りてパリティエラーは信号Ｓ８６において検出され、
メモリエラー信号ＳＭｅの論理が「１」になると、ＡＮ
Ｄ ゲート９がインヒビットされ、クロック信号Ｓｃｋ
がＤ形フリップフロップ８に印加されなくなシ、信号Ｓ
８６からＳ８］に移転することができず、結果的には処
理が中断する。
メモリエラー信号ＳＭｅの論理が「１」になると、ＡＮ
Ｄ ゲート９がインヒビットされ、クロック信号Ｓｃｋ
がＤ形フリップフロップ８に印加されなくなシ、信号Ｓ
８６からＳ８］に移転することができず、結果的には処
理が中断する。
しかしながらしばしば経験するものとして、パリティエ
ラーは、外部からの電気的雑音にもとづく、偶発的かつ
一時的なものが多い。また上述の如く、そのような電気
的な薪音が信号Ｓ６のタイミング時に加えられることに
よって生ずることが（４） 多い。
ラーは、外部からの電気的雑音にもとづく、偶発的かつ
一時的なものが多い。また上述の如く、そのような電気
的な薪音が信号Ｓ６のタイミング時に加えられることに
よって生ずることが（４） 多い。
しかしながら、上記小規模な装置等では、処理結果の信
憑性を確保するため中断する機能を設けているにすぎず
、このような偶発的一過性のトラブルによる装置の処理
中断による機能喪失がしばしば問題になっている。
憑性を確保するため中断する機能を設けているにすぎず
、このような偶発的一過性のトラブルによる装置の処理
中断による機能喪失がしばしば問題になっている。
（４）発明の目的
本発明は、ＥＣＣ回路を設けることが実質的にできない
ような小規模装置における上記問題点を解決することに
鑑みなされたものであり、比較的簡単に回路で偶発的カ
バリティエラーが発生しても、処理を中断させることの
ないような記憶内容再試行回路を提供することを目的と
する。
ような小規模装置における上記問題点を解決することに
鑑みなされたものであり、比較的簡単に回路で偶発的カ
バリティエラーが発生しても、処理を中断させることの
ないような記憶内容再試行回路を提供することを目的と
する。
（５）発明の構成
本発明においては、記憶装置及びパリティエラー検出回
路を具備し、パリティエラー発生時処耶が中断される情
報処理装置において、パリティエラー発生時のみ前記記
憶装置からの読出を行う読出サイクルを継続させ、前記
記憶装置からの読出を再試行させる読出再試行回路を設
けたことを特徴とする、情報処理装置が提供される。
路を具備し、パリティエラー発生時処耶が中断される情
報処理装置において、パリティエラー発生時のみ前記記
憶装置からの読出を行う読出サイクルを継続させ、前記
記憶装置からの読出を再試行させる読出再試行回路を設
けたことを特徴とする、情報処理装置が提供される。
（６）発明の実施例
本発明の一実施例について第３図及び第４図を参照して
下記に述べる。
下記に述べる。
本発明の一実施例としての読出再試行回路を組み込んだ
装置の回路図を第３図に示し、この装置のタイミング図
を第４図に示す。第１図において回路１〜８は第１図と
同じものである。本発明にもとづく読出再試行回路１０
け、Ｄ形フリップフロップ１１、インバータ１２、ＮＡ
ＮＤゲート１３、ＡＮＤ ゲート１４及びＡＮＤゲー
ト１５から構成されている。
装置の回路図を第３図に示し、この装置のタイミング図
を第４図に示す。第１図において回路１〜８は第１図と
同じものである。本発明にもとづく読出再試行回路１０
け、Ｄ形フリップフロップ１１、インバータ１２、ＮＡ
ＮＤゲート１３、ＡＮＤ ゲート１４及びＡＮＤゲー
ト１５から構成されている。
クロック信号ＳｃｋがＤ形フリップフロップ１１のクロ
ック端子及びＡＮＤ ゲート１４の一方の端子に印加さ
れている。ＡＮＤゲート１５の一方の端子にはタイミン
グ信号の最終のもの８８６が印加され、他方の端子には
パリティエラー検出信号ＳＭｅが印加されている。ＡＮ
Ｄ ゲート１５の出力はＤ形フリップフロップ１１のＤ
端子に印加されると共にＮＡＮＤゲート１３の一方の端
子に印加されている。Ｄ形フリップフロップ１１のＱ出
力はインバータ１２を通して反転された後ＮＡＮＤゲー
ト】３の他方の端子に印加されている。ＮＡＮＤゲート
】３の出力１ｄＡＮＤゲート１４の他方の端子に印加さ
れており、クロック信号Ｓｃｋをゲートするのに用いら
れる。ＡＮＤゲート１４の出力は最初のタイミング回路
８】のクロック端子に印加されている。
ック端子及びＡＮＤ ゲート１４の一方の端子に印加さ
れている。ＡＮＤゲート１５の一方の端子にはタイミン
グ信号の最終のもの８８６が印加され、他方の端子には
パリティエラー検出信号ＳＭｅが印加されている。ＡＮ
Ｄ ゲート１５の出力はＤ形フリップフロップ１１のＤ
端子に印加されると共にＮＡＮＤゲート１３の一方の端
子に印加されている。Ｄ形フリップフロップ１１のＱ出
力はインバータ１２を通して反転された後ＮＡＮＤゲー
ト】３の他方の端子に印加されている。ＮＡＮＤゲート
】３の出力１ｄＡＮＤゲート１４の他方の端子に印加さ
れており、クロック信号Ｓｃｋをゲートするのに用いら
れる。ＡＮＤゲート１４の出力は最初のタイミング回路
８】のクロック端子に印加されている。
以下第３図回路の動作について述べる。但し、第１図及
び第２図に関して前述したことについては割愛する。
び第２図に関して前述したことについては割愛する。
先ずパリティエラーが発生し力い場合について述べる。
前述の如くトリガ信号としての８６が発生されると、順
次タイミング信号８８１〜８８６が発生される。タイミ
ング信号８８６において記憶装置からデータがロードさ
れるが、パリティエラーが発生していないので、メモリ
エラー信号ＳＭｅの論理は「０」である。従ってＡＮＤ
ゲート１５の出力信号８１５の論理はｒＯＪであり、Ｎ
ＡＮＤゲート１３の出力信号８１３の論理は「１」とな
り、ＡＮＤ（７） ゲート１４に加えられたクロック？＝＠ｓ ｃｌｃはイ
ンヒビットされず回路８１のクロック端子に印加される
。よってタイミング信号Ｓ８６からＳ８１への進運が行
なわれ、次の命令処理に移る。
次タイミング信号８８１〜８８６が発生される。タイミ
ング信号８８６において記憶装置からデータがロードさ
れるが、パリティエラーが発生していないので、メモリ
エラー信号ＳＭｅの論理は「０」である。従ってＡＮＤ
ゲート１５の出力信号８１５の論理はｒＯＪであり、Ｎ
ＡＮＤゲート１３の出力信号８１３の論理は「１」とな
り、ＡＮＤ（７） ゲート１４に加えられたクロック？＝＠ｓ ｃｌｃはイ
ンヒビットされず回路８１のクロック端子に印加される
。よってタイミング信号Ｓ８６からＳ８１への進運が行
なわれ、次の命令処理に移る。
次にパリティエラーが発生した場合について第４図を参
照して述べる。タイミング信号８８６において記憶装置
からデータがロードされる際パリティエラーが検出され
るとメモリエラー信号ＳＭｅの論理が「１」になる。こ
の時点で８８６の論理も「１」であるからＡＮＤゲート
１５の出力Ｓ１５の論理はｒｌＪであり、Ｄ形フリップ
フロップ１１のＤ端子及びＮＡＮＤゲート１３に印加さ
れる。Ｄ形フリップ７０ツブｌ１ｌｄｌクロック遅延さ
れるからこの時点におけるＮＡＮＤゲート１３の入力は
全て「１」であるから信号Ｓ１３の論理は「０コとなす
、ＡＮＤゲート１４においてクロック信号Ｓｃｋをイン
ヒビットする（ Ｓ１４の破線部）。従りてタイミング
信号８８６からＳ８１への移転は行なわれず、継続して
タイミング信号８８６の論理ｒｌＪの吠態が残る。即ち
斜線で示したように、タイミング（８） ８８６が延長される。
照して述べる。タイミング信号８８６において記憶装置
からデータがロードされる際パリティエラーが検出され
るとメモリエラー信号ＳＭｅの論理が「１」になる。こ
の時点で８８６の論理も「１」であるからＡＮＤゲート
１５の出力Ｓ１５の論理はｒｌＪであり、Ｄ形フリップ
フロップ１１のＤ端子及びＮＡＮＤゲート１３に印加さ
れる。Ｄ形フリップ７０ツブｌ１ｌｄｌクロック遅延さ
れるからこの時点におけるＮＡＮＤゲート１３の入力は
全て「１」であるから信号Ｓ１３の論理は「０コとなす
、ＡＮＤゲート１４においてクロック信号Ｓｃｋをイン
ヒビットする（ Ｓ１４の破線部）。従りてタイミング
信号８８６からＳ８１への移転は行なわれず、継続して
タイミング信号８８６の論理ｒｌＪの吠態が残る。即ち
斜線で示したように、タイミング（８） ８８６が延長される。
延長されたタイミングＳ８６において記憶内容の再ロー
ドを行う。この時点でメモリエラ゛−が検出されたけれ
ば、メモリエラー信号ＳＭｅの論理は「０」となシ次の
命令処理に移行する。
ドを行う。この時点でメモリエラ゛−が検出されたけれ
ば、メモリエラー信号ＳＭｅの論理は「０」となシ次の
命令処理に移行する。
再試行によってもパリティエラーが検出された場合には
、図示しない回路により、回路８Ｇのクリアを行ない処
理を中断させる。但し、再試行回数は適宜選択するよう
にすることができ、−回のみに限ら々い。しかし外から
、数回以上継続してパリティエラーが検出される場合は
最早偶発的一過性のエラーとみることはできないので、
従来同様停止させる。
、図示しない回路により、回路８Ｇのクリアを行ない処
理を中断させる。但し、再試行回数は適宜選択するよう
にすることができ、−回のみに限ら々い。しかし外から
、数回以上継続してパリティエラーが検出される場合は
最早偶発的一過性のエラーとみることはできないので、
従来同様停止させる。
以上述べたように、偶発的一過的なパリティエラーに対
して簡単な回路で、かつ処理の停滞が実質的に問題にな
らないようなタイミング８８６のみを延長し、再試行す
ることによシ、処理の中断を防止することができる。
して簡単な回路で、かつ処理の停滞が実質的に問題にな
らないようなタイミング８８６のみを延長し、再試行す
ることによシ、処理の中断を防止することができる。
この回路は、マイクロコンピュータ等に限らず、記憶装
置からの読出を行う種々の装置に適用できることけ言う
寸でもない。また「記憶装置からの酵；う、出し」は、
郡にデータの瀬、出しに限らせ゛、記憶装置から情報を
取り出す広い概念を意味する。
置からの読出を行う種々の装置に適用できることけ言う
寸でもない。また「記憶装置からの酵；う、出し」は、
郡にデータの瀬、出しに限らせ゛、記憶装置から情報を
取り出す広い概念を意味する。
（７）発明の効果
本発明によｆ″！（〆ま、Ｊ′ＪＳ較的簡単力回路で且
つ最小の無駄時間で、記憶装置に（，１発的々パリティ
エラーが発生した場合、処理装置の処理の中断を生じさ
せ々いという動作がイ５られる。
つ最小の無駄時間で、記憶装置に（，１発的々パリティ
エラーが発生した場合、処理装置の処理の中断を生じさ
せ々いという動作がイ５られる。
第１図は従来の装置の回路図、
第２図は第１図装置の信号タイミング図、第３図は本発
明の一実施例としての読出再試行回路を包含する装置の
回路図、 第４図は第３１装着の信呵タイミング図、である。 （符号の説明フ ト・・発振器、 ２・・・増幅器、３．４・・・
Ｄフリップフロップ、 ５・・・インバータ、 ６・・・ＡＮＴ）ゲート、
７・・・ＯＲゲート、 ８・・・タイミング回路、
９・・・ＡＮＴ）ゲート、 １０・・・読出再試
行回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 介理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 （１１） 第１し 躯、２０ ８６ 堅３を：
明の一実施例としての読出再試行回路を包含する装置の
回路図、 第４図は第３１装着の信呵タイミング図、である。 （符号の説明フ ト・・発振器、 ２・・・増幅器、３．４・・・
Ｄフリップフロップ、 ５・・・インバータ、 ６・・・ＡＮＴ）ゲート、
７・・・ＯＲゲート、 ８・・・タイミング回路、
９・・・ＡＮＴ）ゲート、 １０・・・読出再試
行回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 介理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 （１１） 第１し 躯、２０ ８６ 堅３を：
Claims (1)
- １、記憶装置及びパリティエラー検出回路を具備し、パ
リティエラー発生時処理が中断される情報処理装置にお
いて、パリティエラー発生時のみ前記記憶装置からの読
出を行う読出サイクルを継続させ、前記記憶装置からの
読出を再試行させる読出再試行回路を設けたことを特徴
とする、情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051555A JPS59178692A (ja) | 1983-03-29 | 1983-03-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051555A JPS59178692A (ja) | 1983-03-29 | 1983-03-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178692A true JPS59178692A (ja) | 1984-10-09 |
Family
ID=12890240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051555A Pending JPS59178692A (ja) | 1983-03-29 | 1983-03-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178692A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671896A (en) * | 1979-11-14 | 1981-06-15 | Fujitsu Ltd | Memory constituting method |
| JPS5671893A (en) * | 1979-11-12 | 1981-06-15 | Fujitsu Ltd | Control system for memory error |
-
1983
- 1983-03-29 JP JP58051555A patent/JPS59178692A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671893A (en) * | 1979-11-12 | 1981-06-15 | Fujitsu Ltd | Control system for memory error |
| JPS5671896A (en) * | 1979-11-14 | 1981-06-15 | Fujitsu Ltd | Memory constituting method |
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