JPS59181029A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59181029A JPS59181029A JP5356683A JP5356683A JPS59181029A JP S59181029 A JPS59181029 A JP S59181029A JP 5356683 A JP5356683 A JP 5356683A JP 5356683 A JP5356683 A JP 5356683A JP S59181029 A JPS59181029 A JP S59181029A
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、特に多層配
線の形成工程やパ素子と配線との接続工程等の改良に関
する。
線の形成工程やパ素子と配線との接続工程等の改良に関
する。
近年、半導体装置の高集積化、高密度に伴い、配線の微
細加工技術及び多層配線技術が益々重要となってきてい
る。従来、多層配線を行う場合、下位配線層と上位配線
層とを接続するには、マスク合わせのズレを見込んだ余
裕分が必要であった。例えば、多層配線で配線層の設計
ルールを幅３〔μｍ〕、線間隔３〔μｍ〕、上下配線の
接続部（コンタクトホール）の大きさを３〔μｍ〕×３
〔μｍ〕としてマスク合わせのズレを１〔μｍ〕見込ん
だ場合、下位配線層のピッチは最小で８〔μｍ〕必要と
なる。
細加工技術及び多層配線技術が益々重要となってきてい
る。従来、多層配線を行う場合、下位配線層と上位配線
層とを接続するには、マスク合わせのズレを見込んだ余
裕分が必要であった。例えば、多層配線で配線層の設計
ルールを幅３〔μｍ〕、線間隔３〔μｍ〕、上下配線の
接続部（コンタクトホール）の大きさを３〔μｍ〕×３
〔μｍ〕としてマスク合わせのズレを１〔μｍ〕見込ん
だ場合、下位配線層のピッチは最小で８〔μｍ〕必要と
なる。
上述の設計ルールでマスク合わせのズレを見込む必要が
なければ、下位配線層のピッチは６〔μｍ〕となるはず
である。すなわち、従来技術では多層配線の相互接続の
だめのマスク合わせに対する余裕を必要とすることが、
素子の高密度化をはかる上での大きな障害となっていた
。
なければ、下位配線層のピッチは６〔μｍ〕となるはず
である。すなわち、従来技術では多層配線の相互接続の
だめのマスク合わせに対する余裕を必要とすることが、
素子の高密度化をはかる上での大きな障害となっていた
。
また、このような問題はＭＯＳトランジスタのダート電
極と配線層とを接続する場合にも、同様に云えることで
ある。
極と配線層とを接続する場合にも、同様に云えることで
ある。
本発明の目的は、下位配線層やダート電極等の導体膜と
上位配線層との接続に際し、マスク合わせ余裕の必要性
をなくすことができ、よシ一層の高密度化及び高集積化
をはかシ得る半導体装置の製造方法を提供することにあ
る。
上位配線層との接続に際し、マスク合わせ余裕の必要性
をなくすことができ、よシ一層の高密度化及び高集積化
をはかシ得る半導体装置の製造方法を提供することにあ
る。
本発明の骨子は、下位配線層やケ゛−ト電極等の導体膜
のｉ４ターニング時に用いたマスク材料層をパターニン
グ後も残しておき、導体膜と上位配線層との接続のだめ
のコンタクトホールを上記マスク材料層の選択エツチン
グによ多形成することにある。
のｉ４ターニング時に用いたマスク材料層をパターニン
グ後も残しておき、導体膜と上位配線層との接続のだめ
のコンタクトホールを上記マスク材料層の選択エツチン
グによ多形成することにある。
すなわち本発明は、半導体装置の製造方法において、絶
縁層上に形成された導体膜上に第１の絶縁膜を被着した
のち、この絶縁膜上に第１のレノストを塗布し該レジス
トを所望する導体膜１？ターンに応じてパターニングし
、次いでこのレジストをマスクとして上記絶縁膜をエツ
チングし、次いで上記レジスト若しくは絶縁膜をマスク
として前記導体膜をエツチングし、次いで上記レジスト
を除去したのち全面に前記絶縁膜と膜質の異なる第２の
絶縁膜を被着し、かつ該絶縁膜を平坦化して上記第１の
絶縁膜表面を露出せしめ、次いで全面に第２のレジスト
を塗布したのち前記導体膜の上位配線層との接続予定部
分上の該レジストを除去し、次いで上記第２のレジスト
をマスクとして前記第１の絶縁膜をエツチングしコンタ
クトホールを形成し、次いで上記第２のレジストを除去
したのち上位配線層を形成するようにしだ方法である。
縁層上に形成された導体膜上に第１の絶縁膜を被着した
のち、この絶縁膜上に第１のレノストを塗布し該レジス
トを所望する導体膜１？ターンに応じてパターニングし
、次いでこのレジストをマスクとして上記絶縁膜をエツ
チングし、次いで上記レジスト若しくは絶縁膜をマスク
として前記導体膜をエツチングし、次いで上記レジスト
を除去したのち全面に前記絶縁膜と膜質の異なる第２の
絶縁膜を被着し、かつ該絶縁膜を平坦化して上記第１の
絶縁膜表面を露出せしめ、次いで全面に第２のレジスト
を塗布したのち前記導体膜の上位配線層との接続予定部
分上の該レジストを除去し、次いで上記第２のレジスト
をマスクとして前記第１の絶縁膜をエツチングしコンタ
クトホールを形成し、次いで上記第２のレジストを除去
したのち上位配線層を形成するようにしだ方法である。
本発明によれば、多層配線を形成する場合、下位配線層
と上位配線層とを接続するためのコンタクトホールに対
する合わせ余裕が下位配線層に関して不要となるため、
下位配線層の配線ピッチを小さくするととが可能となる
。このため、配線層を高密度化及び高集積化することが
できる。さらに、ＭＯＳトランジスタを形成する場合、
ゲート電極と上位配線層との接続に際して、ダート電極
に関してコンタクトホールを形成する場所が限定されな
い。このだめ、配線パターンの自由度が大きくなり、素
子の高集積化及び高密度化をはかシ得る。また、導体膜
をパターニングする方法としてマスクトランスファー技
術を用いているが、このマスクトランスファー技術にお
いて導体膜のツクターニング後トランスファー材（第１
の絶縁膜）を除去する必要がなく、工程の簡略化をはか
シ得る等の利点がある。
と上位配線層とを接続するためのコンタクトホールに対
する合わせ余裕が下位配線層に関して不要となるため、
下位配線層の配線ピッチを小さくするととが可能となる
。このため、配線層を高密度化及び高集積化することが
できる。さらに、ＭＯＳトランジスタを形成する場合、
ゲート電極と上位配線層との接続に際して、ダート電極
に関してコンタクトホールを形成する場所が限定されな
い。このだめ、配線パターンの自由度が大きくなり、素
子の高集積化及び高密度化をはかシ得る。また、導体膜
をパターニングする方法としてマスクトランスファー技
術を用いているが、このマスクトランスファー技術にお
いて導体膜のツクターニング後トランスファー材（第１
の絶縁膜）を除去する必要がなく、工程の簡略化をはか
シ得る等の利点がある。
以下、本発明の詳細を図示の実施例によって説明する。
第１図（−）〜＜１＞は本発明の第１の実施例に係わる
多層配線形成工程を示す断面図である。まず、第１図（
、）に示す如くＰ型シリコン基板１上に、熱酸化膜２を
１〔μｍ〕厚さに形成する。次いで、第１図（ｂ）に示
す如く熱酸化膜２上にＡｔ膜（導体膜）３、シリコン窒
化膜（第１の絶縁膜）４及びレジスト（第１のレジスト
）５をそれぞれ１〔μｍ〕程度の厚さに被着する。次い
で、第１図（Ｃ）に示す如くレジスト５を所望パターン
にパターニングしたのち、同図（ｄ）に示す如くレジス
ト５をマスクとしてＣＦ４を含む雰囲気中でシリコン窒
化膜４をエツチングする。続いて、第１図（ｅ）に示す
如くレジスト５及びシリコン窒化膜４をマスクとしてＡ
ｔ膜３をｃｃｔ４雰囲気中でエツチングする。次いでレ
ジスト５を除去したのち、３００〜４００〔℃〕でプラ
スマＣｖＤ装置ヲ用い、第１図（ｆ）ニ示ス如く全面１
１ＣＣＶＤ −Ｓ ｉｏ２膜（第２の絶縁膜）６を厚さ
１．５〔μｍ〕程度被着する。その後、第１図（ｇ）に
示す如（５ｉ０２膜６上にレジスト（第３のレジスト）
７を厚さ１．５〔μｍ〕程度塗布すると、凹部には厚く
、凸部にはレゾストが薄く塗布され、これによシ表面の
平坦化がなされる。次いで、ＣＦ４とＨ２との混合雰囲
気中で、第１図（ｈ）に示す如くシリコン窒化膜４が露
出するまでエツチングを行なったのち、残っているレジ
スト７を、０２アッシャ−を用いて除去する。
多層配線形成工程を示す断面図である。まず、第１図（
、）に示す如くＰ型シリコン基板１上に、熱酸化膜２を
１〔μｍ〕厚さに形成する。次いで、第１図（ｂ）に示
す如く熱酸化膜２上にＡｔ膜（導体膜）３、シリコン窒
化膜（第１の絶縁膜）４及びレジスト（第１のレジスト
）５をそれぞれ１〔μｍ〕程度の厚さに被着する。次い
で、第１図（Ｃ）に示す如くレジスト５を所望パターン
にパターニングしたのち、同図（ｄ）に示す如くレジス
ト５をマスクとしてＣＦ４を含む雰囲気中でシリコン窒
化膜４をエツチングする。続いて、第１図（ｅ）に示す
如くレジスト５及びシリコン窒化膜４をマスクとしてＡ
ｔ膜３をｃｃｔ４雰囲気中でエツチングする。次いでレ
ジスト５を除去したのち、３００〜４００〔℃〕でプラ
スマＣｖＤ装置ヲ用い、第１図（ｆ）ニ示ス如く全面１
１ＣＣＶＤ −Ｓ ｉｏ２膜（第２の絶縁膜）６を厚さ
１．５〔μｍ〕程度被着する。その後、第１図（ｇ）に
示す如（５ｉ０２膜６上にレジスト（第３のレジスト）
７を厚さ１．５〔μｍ〕程度塗布すると、凹部には厚く
、凸部にはレゾストが薄く塗布され、これによシ表面の
平坦化がなされる。次いで、ＣＦ４とＨ２との混合雰囲
気中で、第１図（ｈ）に示す如くシリコン窒化膜４が露
出するまでエツチングを行なったのち、残っているレジ
スト７を、０２アッシャ−を用いて除去する。
次に、第１図（ｉ）に示す如く全面にレジスト（第２の
レジスト）８を塗布したのち、下位配線層となるＡｔ膜
３と上位配線層との接続予定部分のレジストだけを除去
するようにパターニングを行なう。次いでＣＦ４と０２
との混合ガス雰囲気中でＣＤＥ （ケミカル・ドライ・
エツチング）を行なうと、第１図１）に示す如くレジス
ト８の除去されている部分のシリコン窒化膜４たけがエ
ツチングされて除かれる。このとき、除去された領域は
、合わせずれがあってもその部分のＣＶＤ −Ｓ ｉ０
２膜６はエツチングされない為、開孔部分の下位配線層
３を合わせ余裕を見込んで大きくしておく必要がない。
レジスト）８を塗布したのち、下位配線層となるＡｔ膜
３と上位配線層との接続予定部分のレジストだけを除去
するようにパターニングを行なう。次いでＣＦ４と０２
との混合ガス雰囲気中でＣＤＥ （ケミカル・ドライ・
エツチング）を行なうと、第１図１）に示す如くレジス
ト８の除去されている部分のシリコン窒化膜４たけがエ
ツチングされて除かれる。このとき、除去された領域は
、合わせずれがあってもその部分のＣＶＤ −Ｓ ｉ０
２膜６はエツチングされない為、開孔部分の下位配線層
３を合わせ余裕を見込んで大きくしておく必要がない。
これ以降は、第１図（ｋ）に示す如く上位配線層となる
Ａｔ膜９を被着したのち、同図（４に示す如（Ａｔ膜９
のパターニングを行ない上位配線層９′を形成して２層
配線の形成を終了する。
Ａｔ膜９を被着したのち、同図（４に示す如（Ａｔ膜９
のパターニングを行ない上位配線層９′を形成して２層
配線の形成を終了する。
かくして本実施例によれば、下層配線層と上層配線層と
の接続のだめのコンタクトホールを形成する際、マスク
合わせの余裕を見込む必要がないので下層配線層のピッ
チを小さくするととができる。例えば、配線層の設計ル
ールを線幅３〔μｍ〕、線間隔３〔μｍ〕、コンタクト
ホールの大きさを３〔μｍ）Ｘ３［μｍ〕とすると、従
来必要であった下層配線層のピッチ８〔μｍ〕を６〔μ
ｍ〕に減少させることができる。
の接続のだめのコンタクトホールを形成する際、マスク
合わせの余裕を見込む必要がないので下層配線層のピッ
チを小さくするととができる。例えば、配線層の設計ル
ールを線幅３〔μｍ〕、線間隔３〔μｍ〕、コンタクト
ホールの大きさを３〔μｍ）Ｘ３［μｍ〕とすると、従
来必要であった下層配線層のピッチ８〔μｍ〕を６〔μ
ｍ〕に減少させることができる。
第２図（、）〜（Ｃ）は第２の実施例を説明するだめの
工程断面図である。この実施例が先に説明した実施例と
異なる点は、前記第２の絶縁膜を・々イアス・スノぐツ
タ法によシ形成することにある。
工程断面図である。この実施例が先に説明した実施例と
異なる点は、前記第２の絶縁膜を・々イアス・スノぐツ
タ法によシ形成することにある。
すなわち、前記第１図（、）に示した状態の後、サブバ
イアス電圧を１５０〔■〕かけ第２図（ａ）に示す如く
全面に５ｉ０２膜１０を１．５［μｍ：］厚さに被着す
る。この際、シリコン窒化膜４のエツジ部分はスパッタ
リングにより露出している。
イアス電圧を１５０〔■〕かけ第２図（ａ）に示す如く
全面に５ｉ０２膜１０を１．５［μｍ：］厚さに被着す
る。この際、シリコン窒化膜４のエツジ部分はスパッタ
リングにより露出している。
次にレノスト８を塗布してパターニングしたものが第２
図（ｂ）である。その後、ＣＦ４ ＋ ０２雰囲気中で
ＣＤＥを行なうと第２図（Ｃ）に示す如く上位配線との
開孔部は下位配線とセルフアライメント（自己整合）に
形成される。これ以降は前記第１図（ｋ） ＜４に示す
工程と同様である。
図（ｂ）である。その後、ＣＦ４ ＋ ０２雰囲気中で
ＣＤＥを行なうと第２図（Ｃ）に示す如く上位配線との
開孔部は下位配線とセルフアライメント（自己整合）に
形成される。これ以降は前記第１図（ｋ） ＜４に示す
工程と同様である。
かくして本実施例によれば、先の第１の実施例と同様の
効果を奏するのは勿論のこと、５ＩＯ２膜１０のエツチ
ングが不要となるので、工程のよシ一層の簡略化をはか
シ得る。
効果を奏するのは勿論のこと、５ＩＯ２膜１０のエツチ
ングが不要となるので、工程のよシ一層の簡略化をはか
シ得る。
第３図（、）〜（ｎ）は第３の実施例に係わるＭＯＳ
）ランジスタ製造工程を示す断面図である。まず、第３
図（−）に示す如くＮ型単結晶シリコン基板２ノに素子
分離工程を実施して分離領域に約８００ＣＸ〕の厚い酸
化膜２２を形成し、その後ドライ酸化によって素子領域
に約４５０ 〔Ｘ）の薄い酸化膜２３を形成する。続い
て、第３図（ｂ）に示す如く全面にポリシリコン（導体
膜）２４を被着し、さらに同図（Ｃ）に示す如（Ｓｉ３
Ｎ４膜（第１の絶縁膜）２５を被着してレジスト（第１
のレジスト）２６を塗布し、レジスト２６をダート電極
ノ４ターンにパターニングする。
）ランジスタ製造工程を示す断面図である。まず、第３
図（−）に示す如くＮ型単結晶シリコン基板２ノに素子
分離工程を実施して分離領域に約８００ＣＸ〕の厚い酸
化膜２２を形成し、その後ドライ酸化によって素子領域
に約４５０ 〔Ｘ）の薄い酸化膜２３を形成する。続い
て、第３図（ｂ）に示す如く全面にポリシリコン（導体
膜）２４を被着し、さらに同図（Ｃ）に示す如（Ｓｉ３
Ｎ４膜（第１の絶縁膜）２５を被着してレジスト（第１
のレジスト）２６を塗布し、レジスト２６をダート電極
ノ４ターンにパターニングする。
次いで、第３図（ｄ）に示す如くレジスト２６をマスク
としてＳ ｉ ３Ｎ４膜２５をエツチングし、さらにＳ
ｉ３Ｎ４膜２５をマスクとしてポリシリコン膜２４をエ
ツチングしてダート電極２４′を形成する。そして第３
図（ｅ）に示す如くし・シスト２６をはくシすると、ダ
ート電極のパターンにはポリシリコン膜２４とＳ ｉ
５Ｎ４膜２５とが残っている。
としてＳ ｉ ３Ｎ４膜２５をエツチングし、さらにＳ
ｉ３Ｎ４膜２５をマスクとしてポリシリコン膜２４をエ
ツチングしてダート電極２４′を形成する。そして第３
図（ｅ）に示す如くし・シスト２６をはくシすると、ダ
ート電極のパターンにはポリシリコン膜２４とＳ ｉ
５Ｎ４膜２５とが残っている。
次に、第３図（ｆ）に示す如くポリシリコン膜２４及び
５Ｌ５Ｎ４膜２５をマスクとして基板表面にＢ イオン
をイオン注入し、拡散層（ソース。
５Ｌ５Ｎ４膜２５をマスクとして基板表面にＢ イオン
をイオン注入し、拡散層（ソース。
ドレイン）２７を形成する。次いで、第３図（ｇ）に示
す如く全面にプラズマＣＶＤ法による５ｔｏ２廣第２の
絶縁膜）２８を被着する。続いて、第３図（ｈ）に示す
如く全面にレジスト（第３のレジスト）２９を塗布する
と凹部には厚く、凸部には薄くレジスト９が被着され、
その表面が平坦化される。その後、第３図（１）に示す
如く反応性イオンエツチングを行ない、ダート電極材料
層であるポリシリコン２４上のＳｔｙ、Ｎ４膜２５を露
出せしめ、さらに残シのレジスト２９を０２アッシャ−
は〈シする。次いで、第３図（ｊ）に示す如くレジスト
（第２のレジスト）３ｏを塗布し、該レジスト３０にコ
ンタクトホール用パターンを形成する。次いで、ＣＦ４
を含む混合ガスを用−゛いて化学的にドライエツチング
し、第３図（ｋ）に示す如くレジスト３０をマスクとし
て５ｉ５Ｎ４膜２５をエツチングする。これにより、ケ
ゞ−ト電極と配線層との接続部分はダート電極とセルフ
アラインメント（自己整合）的に開孔部が形成されるこ
とになる。次に、第３図（ｔ）に示す如くレジスト３０
を０２アッシャ−はくシしたのち、同図（ロ）に示す如
（Ａｔ膜３１を被着する。さらに第３図（ｎ）に示す如
＜ ｈｔ膜３１をパターニングして配線パターンの形成
までを終了する。
す如く全面にプラズマＣＶＤ法による５ｔｏ２廣第２の
絶縁膜）２８を被着する。続いて、第３図（ｈ）に示す
如く全面にレジスト（第３のレジスト）２９を塗布する
と凹部には厚く、凸部には薄くレジスト９が被着され、
その表面が平坦化される。その後、第３図（１）に示す
如く反応性イオンエツチングを行ない、ダート電極材料
層であるポリシリコン２４上のＳｔｙ、Ｎ４膜２５を露
出せしめ、さらに残シのレジスト２９を０２アッシャ−
は〈シする。次いで、第３図（ｊ）に示す如くレジスト
（第２のレジスト）３ｏを塗布し、該レジスト３０にコ
ンタクトホール用パターンを形成する。次いで、ＣＦ４
を含む混合ガスを用−゛いて化学的にドライエツチング
し、第３図（ｋ）に示す如くレジスト３０をマスクとし
て５ｉ５Ｎ４膜２５をエツチングする。これにより、ケ
ゞ−ト電極と配線層との接続部分はダート電極とセルフ
アラインメント（自己整合）的に開孔部が形成されるこ
とになる。次に、第３図（ｔ）に示す如くレジスト３０
を０２アッシャ−はくシしたのち、同図（ロ）に示す如
（Ａｔ膜３１を被着する。さらに第３図（ｎ）に示す如
＜ ｈｔ膜３１をパターニングして配線パターンの形成
までを終了する。
かくして本実施例によれば、ダート電極４′と上位配線
層３１との接続のためにコンタクトホールを形成するに
際し、マスク合わせの余裕が不要となる。したがって第
４図（−）に示す如くダート電極ノ９ターンにコンタク
ト形成領域を設ける必要がなくなシ、配線ノぐターンの
制約をなくすことができる。なお、第４図（ｂ）は従来
方法によるダート電極パターンを示すものであシ、この
場合マスク合わせのズレを見込んでダート電極幅よシ長
いコンタクト形成領域が必要となる。
層３１との接続のためにコンタクトホールを形成するに
際し、マスク合わせの余裕が不要となる。したがって第
４図（−）に示す如くダート電極ノ９ターンにコンタク
ト形成領域を設ける必要がなくなシ、配線ノぐターンの
制約をなくすことができる。なお、第４図（ｂ）は従来
方法によるダート電極パターンを示すものであシ、この
場合マスク合わせのズレを見込んでダート電極幅よシ長
いコンタクト形成領域が必要となる。
また、本実施例ではコンタクトホールを素子形成領域上
に設けることも可能であり、素子の高集積化及び高密度
化に極めて有効である。
に設けることも可能であり、素子の高集積化及び高密度
化に極めて有効である。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記第１及び第２の絶縁膜はシリコン酸
化膜やシリコン窒化膜に限るものではなく、第１の絶縁
膜と第２の絶縁膜でエツチング選択比の得られるもので
あればよい。この選択比は前記第２のレジストをマスク
として第１の絶縁膜をエツチングするときに必要なもの
であり、好ましくは１．５以上必要である。まだ、導体
膜はＡｔやポリシリコンに限るものではなく、Ａｔ合金
その他各種の導体を用いることができる。その他本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
ない。例えば、前記第１及び第２の絶縁膜はシリコン酸
化膜やシリコン窒化膜に限るものではなく、第１の絶縁
膜と第２の絶縁膜でエツチング選択比の得られるもので
あればよい。この選択比は前記第２のレジストをマスク
として第１の絶縁膜をエツチングするときに必要なもの
であり、好ましくは１．５以上必要である。まだ、導体
膜はＡｔやポリシリコンに限るものではなく、Ａｔ合金
その他各種の導体を用いることができる。その他本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
第１図（、）〜（４は本発明の第１の実施例に係わる多
層配線形式１程を示す断面図、第２図（−）〜（ｃ）は
第２の実施例を説明するだめの工程断面図、第３図（、
）〜（、）は第３の実施例に係わるＭＯＳ ）ランジス
タ製造工程を示す断面図、第４図（、） 、 （ｂ）は
上記第３の実施例の効果を説明するための平面図である
。 １．２１・・・シリコン基板、２．２２．２３・・・５
ｉｏ２膜、３・・・Ａｔ膜（導体膜）、４，２５・・・
５ｉ５Ｎ４膜（第１の絶縁膜）、５，２６・・・レジス
ト（第１のレジスト）、６，１０．２８・・・Ｓ ｉ０
２膜（第２の絶縁膜）、７，２９・・・レジスト（第３
のレジスト）、８，３０・・・レジスト（第２のレジス
ト）、９，３１・・・Ａｔ膜（上位配線層）、２４・・
・ぼりシリコン膜（導体膜）、２７・・・拡散層（ンー
ス・ドレイン）。 出願人代理人 弁理士 鈴 江 武 彦第２関 １０ 第３図 第３図 第３１１ ｌＩ３図 −３図 第４図 （ａ） （ｂ）
層配線形式１程を示す断面図、第２図（−）〜（ｃ）は
第２の実施例を説明するだめの工程断面図、第３図（、
）〜（、）は第３の実施例に係わるＭＯＳ ）ランジス
タ製造工程を示す断面図、第４図（、） 、 （ｂ）は
上記第３の実施例の効果を説明するための平面図である
。 １．２１・・・シリコン基板、２．２２．２３・・・５
ｉｏ２膜、３・・・Ａｔ膜（導体膜）、４，２５・・・
５ｉ５Ｎ４膜（第１の絶縁膜）、５，２６・・・レジス
ト（第１のレジスト）、６，１０．２８・・・Ｓ ｉ０
２膜（第２の絶縁膜）、７，２９・・・レジスト（第３
のレジスト）、８，３０・・・レジスト（第２のレジス
ト）、９，３１・・・Ａｔ膜（上位配線層）、２４・・
・ぼりシリコン膜（導体膜）、２７・・・拡散層（ンー
ス・ドレイン）。 出願人代理人 弁理士 鈴 江 武 彦第２関 １０ 第３図 第３図 第３１１ ｌＩ３図 −３図 第４図 （ａ） （ｂ）
Claims (7)
- （１）絶縁層上に形成された導体膜上に第１の絶縁膜を
被着する工程と、上記第１の絶縁膜上に第１のレジスト
を塗布し該レジストを所望する導体膜パターンに応じて
ノ七ターニングする工程と、上記第１のレジストをマス
クとして前記第１の絶縁膜をエツチングする工程と、次
いで上記第１のレジスト若しくは第１の絶縁膜をマスク
として前記導体膜をエツチングする工程と、次いで上記
第１のレジストを除去したのち全面に前記第１の絶縁膜
と膜質の異なる第２の絶縁膜を被着し、かつ該絶縁膜を
平坦化して上記第１の絶縁膜表面を露出せしめる工程と
、次いで全面に第２のレジストを塗布したのち前記導体
膜の上位配線層との接続予定部分上の該レジストを除去
する工程と、上記第２のレジストをマスクとして前記第
１の絶縁膜をエツチングしコンタクトホールを形成する
工程と、次いで上記第２のレジストを除去したのち上位
配線層を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。 - （２）前記導体膜は、多層配線の下位配線層となるもの
であることを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - （３） 前記導体膜は、ＭＯＳトランジスタのダート
電極となるものであることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 - （４）前記第２の絶縁膜を被着して前記第１の絶縁膜表
面を露出せしめる工程として、第２の絶縁膜をＣＶＤ法
により被着したのち、この絶縁膜上に第３のレジストを
塗布しかつ該レジスト表面を平坦化し、次いで上記第３
のレノスト及び第２の絶縁膜のエツチング速度が略等し
い条件下で全面エツチングを施し前記第１の絶縁膜表面
を露出せしめるようにしたことを特徴とする特許請求の
範囲第１項記載の半導体の製造方法Ｏ - （５）前記第２の絶縁膜を被着して前記第１の絶縁膜表
面を露出せしめる工程として、第２の絶縁膜をパックス
・母ツタバイアス法によシ被着するようにしたことを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （６）前記第１の絶縁膜としてシリコン窒化膜を用い、
前記第２の絶縁膜としてシリコン酸化膜を用いたことを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 - （７） 前記第１の絶縁膜としてシリコン酸化膜を用
い、前記第２の絶縁膜としてシリコン窒化膜を用いたこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5356683A JPS59181029A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5356683A JPS59181029A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181029A true JPS59181029A (ja) | 1984-10-15 |
| JPH0324780B2 JPH0324780B2 (ja) | 1991-04-04 |
Family
ID=12946368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5356683A Granted JPS59181029A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181029A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5261981A (en) * | 1975-11-18 | 1977-05-21 | Toshiba Corp | Production of semiconductor device |
| JPS5759359A (en) * | 1980-09-27 | 1982-04-09 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5893260A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-03-31 JP JP5356683A patent/JPS59181029A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5261981A (en) * | 1975-11-18 | 1977-05-21 | Toshiba Corp | Production of semiconductor device |
| JPS5759359A (en) * | 1980-09-27 | 1982-04-09 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5893260A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324780B2 (ja) | 1991-04-04 |
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