JPS59186193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59186193A JPS59186193A JP58061738A JP6173883A JPS59186193A JP S59186193 A JPS59186193 A JP S59186193A JP 58061738 A JP58061738 A JP 58061738A JP 6173883 A JP6173883 A JP 6173883A JP S59186193 A JPS59186193 A JP S59186193A
- Authority
- JP
- Japan
- Prior art keywords
- circuits
- decoding circuit
- selection
- circuit
- selection switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000003247 decreasing effect Effects 0.000 abstract 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特に高速アクセスが可能な回路構成を有する
半導体記憶装置に関する。
半導体記憶装置に関する。
半導体記憶装置の高速化に対する要求はますます高まっ
ているが、これを実現するために素子の小形化、配線の
短縮をはかり、半導体装置内部の電気的遅延時間全最小
にする努力が払われている。
ているが、これを実現するために素子の小形化、配線の
短縮をはかり、半導体装置内部の電気的遅延時間全最小
にする努力が払われている。
内部配線における電気的遅延を最小にするには、寸法短
縮の他に、配線の抵抗および靜電答童を低減させる必要
がある。しかしながら、配線の靜電容倉は負荷回路の関
係で一般的に十分低減させることが困難で、配線抵抗の
低減が半導体記憶装置の高速化の鍵を握ると言っても過
言でない。
縮の他に、配線の抵抗および靜電答童を低減させる必要
がある。しかしながら、配線の靜電容倉は負荷回路の関
係で一般的に十分低減させることが困難で、配線抵抗の
低減が半導体記憶装置の高速化の鍵を握ると言っても過
言でない。
第１図は、従来から公知の半導体記憶装置の装部を示し
たもので、１〜４はそれぞれ内部に配置されたデコード
回路を有するブロック、５〜８は選択スイッチング回路
、９〜１２は共通線、１３は選択スイッチデコード回路
、１４は選択スイッチデコード回路からの出力、１５は
デコード回路への入力、１６はワード線駆動タイミング
発生器である。第１図において特に斜線で示した部分は
半導体装置内において配線が交差する部分であり、たと
えは共通線９〜１２の材料をアルミとすると斜線部はア
ルミよりも抵抗の高いポリシリコンなどで構成される。
たもので、１〜４はそれぞれ内部に配置されたデコード
回路を有するブロック、５〜８は選択スイッチング回路
、９〜１２は共通線、１３は選択スイッチデコード回路
、１４は選択スイッチデコード回路からの出力、１５は
デコード回路への入力、１６はワード線駆動タイミング
発生器である。第１図において特に斜線で示した部分は
半導体装置内において配線が交差する部分であり、たと
えは共通線９〜１２の材料をアルミとすると斜線部はア
ルミよりも抵抗の高いポリシリコンなどで構成される。
半導体装置の高速化をはかるには、第１図において共通
線９〜１２からデコーダ址での経路の電気的遅延を最小
化することが８黴であり、よって斜線部分の抵抗が問題
であることが容易に理解される。
線９〜１２からデコーダ址での経路の電気的遅延を最小
化することが８黴であり、よって斜線部分の抵抗が問題
であることが容易に理解される。
本発明は、従来公知の半導体記憶装置の配線抵抗に注目
し、これを低減させるための新しい回路構成を提供する
ものである。
し、これを低減させるための新しい回路構成を提供する
ものである。
第２図は、本発明の一実施例の要部を示したもので、５
ａ ”−５ｄ ＋ ６ ａ 〜６ ｄ ＋ ７ ａ
〜７ ｄ ＋８ａ〜８ｄは、本発明によって新たに設け
られた各ブロック毎に独立してグループ化されたＭＯＳ
トランジスタから成る被数個の選択スイッチング回路で
、１３３〜１３ｄは前記ブロック毎に独立した選択スイ
ッチデコード回路である。
ａ ”−５ｄ ＋ ６ ａ 〜６ ｄ ＋ ７ ａ
〜７ ｄ ＋８ａ〜８ｄは、本発明によって新たに設け
られた各ブロック毎に独立してグループ化されたＭＯＳ
トランジスタから成る被数個の選択スイッチング回路で
、１３３〜１３ｄは前記ブロック毎に独立した選択スイ
ッチデコード回路である。
選択スイッチデコード回路からの出力は、１４ａ〜１４
ｄによって示され、選択スイッチング回路の制御端子す
なわちゲートに接続されている。ここで、斜線をほどこ
した部分は、第１図と同様に配線が交差して部分的に抵
抗が尚くなる場所である。第２図の１５ａ〜１５ｄは選
択スイッチデコード回路への入力で、１６はワードｆｆ
Ｍｉ動タイミング発生器、１７，１８．１９は共通線で
ある。
ｄによって示され、選択スイッチング回路の制御端子す
なわちゲートに接続されている。ここで、斜線をほどこ
した部分は、第１図と同様に配線が交差して部分的に抵
抗が尚くなる場所である。第２図の１５ａ〜１５ｄは選
択スイッチデコード回路への入力で、１６はワードｆｆ
Ｍｉ動タイミング発生器、１７，１８．１９は共通線で
ある。
選択スイッチング回路５ａ〜５ｄ 、６ａ〜５ｄ。
７ａ〜７ｄ、８ａ〜８ｄの一端は共通線１７に接続され
、他端はデコード回路から成るブロック内部の回路に接
続されている。
、他端はデコード回路から成るブロック内部の回路に接
続されている。
従来から公知の装置を示す第１図と、本発明の一実施例
である第２図を比較すると、第２図においては電流が選
択的に流れる経路、すなわちワード線駆動タイミング発
生器１６．共通線１７１選択スイッチング回路５ａ〜５
ｄ、５ａ〜６ｄ、７８〜７ｄ 、８ａ〜８ｄ、デコード
回路に添っては斜線部分がないことが分る。したがって
、本発明によれば、電流の経路に高抵抗部分がなく、こ
れによってパルスの遅延がおきないことが分る。
である第２図を比較すると、第２図においては電流が選
択的に流れる経路、すなわちワード線駆動タイミング発
生器１６．共通線１７１選択スイッチング回路５ａ〜５
ｄ、５ａ〜６ｄ、７８〜７ｄ 、８ａ〜８ｄ、デコード
回路に添っては斜線部分がないことが分る。したがって
、本発明によれば、電流の経路に高抵抗部分がなく、こ
れによってパルスの遅延がおきないことが分る。
本発明の一実施例を示す第２図においても斜線部分はあ
るが、この部分は選択用制御信号が与えられるだけで、
電流はほとんど流れず、抵抗による影響は僅少である。
るが、この部分は選択用制御信号が与えられるだけで、
電流はほとんど流れず、抵抗による影響は僅少である。
以上、本発明を従来から公知の装置と比較して説明した
が、本発明によれば高速動作可能な半導体記憶装置が得
られる。
が、本発明によれば高速動作可能な半導体記憶装置が得
られる。
第１図は従来から公知の半導体記憶装置の要部の説明図
、第２図は本発明の一実施例の要部の説明図である。 １〜４・・・・・・デコーダ回路を有するブロック、５
〜８，５ａ〜５ｄ、６ａ〜６ｄ、７ａ〜７ｄ、８ａ〜８
ｄ・・・・・・選択スイッチング回路、９〜１２゜１７
〜１９・・・・・・共通線、１３．１３ａ〜１３ｄ・・
・・・・選択スイッチデコード回路、１４１１４ａ〜１
４ｄ・・・・・・選択スイッチデコード回路からの出力
、１５゜１５ａ〜１５ｄ・パ・°・選択スイッチデコー
ド回路への入力、１６・・・°゛°ワード線駆動タイミ
ング発生器。 ５− 躬Ｚ図 −５５９−
、第２図は本発明の一実施例の要部の説明図である。 １〜４・・・・・・デコーダ回路を有するブロック、５
〜８，５ａ〜５ｄ、６ａ〜６ｄ、７ａ〜７ｄ、８ａ〜８
ｄ・・・・・・選択スイッチング回路、９〜１２゜１７
〜１９・・・・・・共通線、１３．１３ａ〜１３ｄ・・
・・・・選択スイッチデコード回路、１４１１４ａ〜１
４ｄ・・・・・・選択スイッチデコード回路からの出力
、１５゜１５ａ〜１５ｄ・パ・°・選択スイッチデコー
ド回路への入力、１６・・・°゛°ワード線駆動タイミ
ング発生器。 ５− 躬Ｚ図 −５５９−
Claims (1)
- 複数のブロックに分割して配置されたデコード回路と、
各プロ、り毎に独立してグループ化された複数個の選択
スイッチング回路と、前記ブロック毎に独立した選択ス
イッチデコード回路と、前記選択スイッチング回路の各
制御端子に接続する手段を有し、前記選択スイッチング
回路の一端および前記選択スイッチデコード回路の各入
力は前記複数個のブロックにまたがってそれぞれ共通の
複数個の共通線に接続されていることを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061738A JPS59186193A (ja) | 1983-04-08 | 1983-04-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061738A JPS59186193A (ja) | 1983-04-08 | 1983-04-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59186193A true JPS59186193A (ja) | 1984-10-22 |
| JPH0432478B2 JPH0432478B2 (ja) | 1992-05-29 |
Family
ID=13179828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061738A Granted JPS59186193A (ja) | 1983-04-08 | 1983-04-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186193A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583188A (ja) * | 1981-06-29 | 1983-01-08 | Fujitsu Ltd | アドレスデコ−ド方式 |
-
1983
- 1983-04-08 JP JP58061738A patent/JPS59186193A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583188A (ja) * | 1981-06-29 | 1983-01-08 | Fujitsu Ltd | アドレスデコ−ド方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432478B2 (ja) | 1992-05-29 |
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