JPS583188A - アドレスデコ−ド方式 - Google Patents
アドレスデコ−ド方式Info
- Publication number
- JPS583188A JPS583188A JP56100875A JP10087581A JPS583188A JP S583188 A JPS583188 A JP S583188A JP 56100875 A JP56100875 A JP 56100875A JP 10087581 A JP10087581 A JP 10087581A JP S583188 A JPS583188 A JP S583188A
- Authority
- JP
- Japan
- Prior art keywords
- address
- decoding
- circuit
- output
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
リアクセスの時間ｌ短縮できる記憶装置のアドレスデコ
ード方式に関する。
ード方式に関する。
メモリをアクセスしデータを格納する場合について従来
のアドレスデコード方式を第１図・第２図により説明す
る。第２図ではメモリを２つのブロックに分け，それぞ
れ異なるメモリアクセスゴー信号（メモリ起動信号）に
より起動される場合について示しである。このときのそ
れぞれのメモリブロックを便宜上Ｅ１ｌｌｌ，Ｏｌｌｌ
ｌと呼称する。
のアドレスデコード方式を第１図・第２図により説明す
る。第２図ではメモリを２つのブロックに分け，それぞ
れ異なるメモリアクセスゴー信号（メモリ起動信号）に
より起動される場合について示しである。このときのそ
れぞれのメモリブロックを便宜上Ｅ１ｌｌｌ，Ｏｌｌｌ
ｌと呼称する。
以下Ｅ側についての説明〉行なう。、Ａｏ−Ａｎはｎ＋
１ビットを使用しアドレスバスに与えられるアクセスア
ドレスとし，メモリアクセス・ゴー信号Ｅ側％ＧＯ１［
ｉが，“Ｅ側”アドレスの指示途中で与えられたと丁れ
ば，フリップフロップＦＦ−Ｐで構成されるレシスタＦ
ＦｏＥ乃至ＦＦｎＢが“Ｅ側”のアドレスセットクロッ
クＯＬＫ−１［！によって保持される。その後フリップ
フロップの出力Ａ Ｅ Ｏ乃至ＡＫｎをデコーダＤＥＣ
に印加しデコードする。デコード出力−％ＤＯｏＥ乃至
％ＤＯｎＦｉは１つのみ選択（“０”）されてナンド回
路ＮＡＮＤの一方に印加され，他方に印加されるリフレ
ッシュサイクル信号−Ｘ−ＲＥＰＯＹとで論理和演算さ
れ，演算出力が即ちデコードされた信号ＤＩＩｉＯ Ｑ
Ｅ乃至ＤＦｉＯｎＫとなっている。リフレッシ工時以
外は１つのみ選択（ｌ”）され、リフレッシュ時は全選
択（全”１”）となる。
１ビットを使用しアドレスバスに与えられるアクセスア
ドレスとし，メモリアクセス・ゴー信号Ｅ側％ＧＯ１［
ｉが，“Ｅ側”アドレスの指示途中で与えられたと丁れ
ば，フリップフロップＦＦ−Ｐで構成されるレシスタＦ
ＦｏＥ乃至ＦＦｎＢが“Ｅ側”のアドレスセットクロッ
クＯＬＫ−１［！によって保持される。その後フリップ
フロップの出力Ａ Ｅ Ｏ乃至ＡＫｎをデコーダＤＥＣ
に印加しデコードする。デコード出力−％ＤＯｏＥ乃至
％ＤＯｎＦｉは１つのみ選択（“０”）されてナンド回
路ＮＡＮＤの一方に印加され，他方に印加されるリフレ
ッシュサイクル信号−Ｘ−ＲＥＰＯＹとで論理和演算さ
れ，演算出力が即ちデコードされた信号ＤＩＩｉＯ Ｑ
Ｅ乃至ＤＦｉＯｎＫとなっている。リフレッシ工時以
外は１つのみ選択（ｌ”）され、リフレッシュ時は全選
択（全”１”）となる。
以上の動作は“０側”アドレスについても全（同様であ
る。なおリフレッシュゴーＩＮ号％ＲＦＧδ，リフレッ
シ−サイクル信号％ＲＥＦＯＹの印加時刻は第２図の下
方に点線で示しである。
る。なおリフレッシュゴーＩＮ号％ＲＦＧδ，リフレッ
シ−サイクル信号％ＲＥＦＯＹの印加時刻は第２図の下
方に点線で示しである。
そしてリフレッシュサイクル信号％ＲＩＦＯＹはデコー
ドされた信号ＤＥＯｏＰ等をメモリリフレッシュ時に全
選択”づ〜るための信号であり、リフレッシュ時に“０
″′となってデコード信号を全“ｌ”としｌメモリサイ
クル保持される。このとぎアドレスセットクロック０Ｌ
ＫＥｉまたは０ＬＫＯｌエメモリアクセスゴー信号苦Ｇ
ｃｌＥまたは矢Ｇδ６イド号から作成され、それからア
ドレスをフリップフロップに保持するということになる
ため２例えばＡ Ｋ ｏ−＋％Ｄ Ｏｏ Ｗとなるデコ
ード時間を含めアドレスが与えられてから、デコードさ
れたアドレスＤＥＣｏＥ等が得られるまでの時間は図示
１−るように長くかかつている。またアドレスビット数
の２倍の数のナンド回路を必要と１−るため回路構成が
複雑となる欠点があった。
ドされた信号ＤＥＯｏＰ等をメモリリフレッシュ時に全
選択”づ〜るための信号であり、リフレッシュ時に“０
″′となってデコード信号を全“ｌ”としｌメモリサイ
クル保持される。このとぎアドレスセットクロック０Ｌ
ＫＥｉまたは０ＬＫＯｌエメモリアクセスゴー信号苦Ｇ
ｃｌＥまたは矢Ｇδ６イド号から作成され、それからア
ドレスをフリップフロップに保持するということになる
ため２例えばＡ Ｋ ｏ−＋％Ｄ Ｏｏ Ｗとなるデコ
ード時間を含めアドレスが与えられてから、デコードさ
れたアドレスＤＥＣｏＥ等が得られるまでの時間は図示
１−るように長くかかつている。またアドレスビット数
の２倍の数のナンド回路を必要と１−るため回路構成が
複雑となる欠点があった。
本発明の目的は前述の欠点を改善し簡易な構成・で月つ
メモリアクセスの時間ン短綽できる記憶装置のアドレス
デコード方式を提供することにある。そのため本発明の
要旨と１−る所はアドレスをデコードする回路に直接人
力し、該回路の出力１：ｒ：信号保持回路に印加了るこ
とを特徴とする。
メモリアクセスの時間ン短綽できる記憶装置のアドレス
デコード方式を提供することにある。そのため本発明の
要旨と１−る所はアドレスをデコードする回路に直接人
力し、該回路の出力１：ｒ：信号保持回路に印加了るこ
とを特徴とする。
Ｔる。第３図は第２図と対応して示す本発明の実施例で
、第４図は第３図の動作タイムチャートン示す。第３図
において第１図と同一符号は同様のものを示している。
、第４図は第３図の動作タイムチャートン示す。第３図
において第１図と同一符号は同様のものを示している。
アドレスＡｏ乃至ＡｎはまずテコーダＤＥＣに印加され
デコードされる。出カーＸ−ＤＥＯＯ乃至％ＤＩＯｎは
次いでフリップフロップのＤ端子に印加されアドレスセ
ットクロックＣＬＫ−Ｅにより保持される。その結果フ
リップフロップの出力司端子からデコード出力ＤＥＣｏ
Ｅ乃至ＤＦｉＯｎＥ’ｑ得る。以上は“Ｅ側”について
述べたが“０側”についても同様である。
デコードされる。出カーＸ−ＤＥＯＯ乃至％ＤＩＯｎは
次いでフリップフロップのＤ端子に印加されアドレスセ
ットクロックＣＬＫ−Ｅにより保持される。その結果フ
リップフロップの出力司端子からデコード出力ＤＥＣｏ
Ｅ乃至ＤＦｉＯｎＥ’ｑ得る。以上は“Ｅ側”について
述べたが“０側”についても同様である。
またリフレッシュ信号％ＲＦ！ＦＯＹをフリップフロッ
プのリセット端子Ｒに入力することにより。
プのリセット端子Ｒに入力することにより。
メモリのりフレッシュ時にデコード信号ＤＦｉＯＱＥ乃
至ＤＫＯｎδン全選択する。第４図の動作タイムチャー
トにおいてアドレス印加時刻ＴＯからデコード出力％Ｄ
ＫＯｏ−％Ｄ１ｉ！Ｏｎ が得られるＴ２までの時間Ｔ
Ｏ〜Ｔ２は第２図における同様の時間ＴＯ〜Ｔ１と比較
してはるかに短いことが判る。
至ＤＫＯｎδン全選択する。第４図の動作タイムチャー
トにおいてアドレス印加時刻ＴＯからデコード出力％Ｄ
ＫＯｏ−％Ｄ１ｉ！Ｏｎ が得られるＴ２までの時間Ｔ
Ｏ〜Ｔ２は第２図における同様の時間ＴＯ〜Ｔ１と比較
してはるかに短いことが判る。
このようにして本発明によればアドレス印加の後メモリ
アクセス起動信号立上りの間にアドレスをデコードして
いるため、メモリアクセス起動信号によりアドレスセッ
トクロック信号が作成されるまでの時間がロスタイムと
はならない。即ちメモリアクセス時間が速くなり、ナン
ド回路が不要のため、またリフレッシュサイクル信号を
７リツプフロツプのリセットに使用するので、全体の回
路が簡略化される効果を有する。
アクセス起動信号立上りの間にアドレスをデコードして
いるため、メモリアクセス起動信号によりアドレスセッ
トクロック信号が作成されるまでの時間がロスタイムと
はならない。即ちメモリアクセス時間が速くなり、ナン
ド回路が不要のため、またリフレッシュサイクル信号を
７リツプフロツプのリセットに使用するので、全体の回
路が簡略化される効果を有する。
第１図は従来のデコード方式の回路例ン示し、第２図は
第１１に＋のタイムチャートケ示す、第３図は本発明の
実施例を示す図、 第４図は第３図のタイムチャートを示す。 ＤＦｔＯ・・・デコード回路 ＦＦ’・・・フリップフロップ 特許出願人 冨士通株式会社 代 理 人 弁坤土鈴木栄祐
第１１に＋のタイムチャートケ示す、第３図は本発明の
実施例を示す図、 第４図は第３図のタイムチャートを示す。 ＤＦｔＯ・・・デコード回路 ＦＦ’・・・フリップフロップ 特許出願人 冨士通株式会社 代 理 人 弁坤土鈴木栄祐
Claims (1)
- データバスで与えられるアドレスをデコードして記憶装
置をアクセスする場合のアドレスデコード方式において
、前記アドレスをデコードする回路に直接入力し、該デ
コード回路の出力を信号保持回路に印加して保持するこ
とを特徴とするアドレスデコード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100875A JPS583188A (ja) | 1981-06-29 | 1981-06-29 | アドレスデコ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100875A JPS583188A (ja) | 1981-06-29 | 1981-06-29 | アドレスデコ−ド方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583188A true JPS583188A (ja) | 1983-01-08 |
Family
ID=14285488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100875A Pending JPS583188A (ja) | 1981-06-29 | 1981-06-29 | アドレスデコ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583188A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186193A (ja) * | 1983-04-08 | 1984-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
| US5235902A (en) * | 1991-04-19 | 1993-08-17 | Toshiba Machine Co., Ltd. | Drinks maker |
-
1981
- 1981-06-29 JP JP56100875A patent/JPS583188A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186193A (ja) * | 1983-04-08 | 1984-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
| US5367490A (en) * | 1987-12-10 | 1994-11-22 | Hitachi, Ltd. | Semiconductor integrated circuit device with two variable delay lines in writing circuit control |
| US5235902A (en) * | 1991-04-19 | 1993-08-17 | Toshiba Machine Co., Ltd. | Drinks maker |
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