JPS59193036A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS59193036A
JPS59193036A JP58066340A JP6634083A JPS59193036A JP S59193036 A JPS59193036 A JP S59193036A JP 58066340 A JP58066340 A JP 58066340A JP 6634083 A JP6634083 A JP 6634083A JP S59193036 A JPS59193036 A JP S59193036A
Authority
JP
Japan
Prior art keywords
chip
tin
brazing material
semiconductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58066340A
Other languages
English (en)
Other versions
JPH0226376B2 (ja
Inventor
Toshio Tetsuya
鉄矢　俊夫
Hiroyuki Baba
博之 馬場
Osamu Usuda
修 薄田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58066340A priority Critical patent/JPS59193036A/ja
Priority to DE19843413885 priority patent/DE3413885A1/de
Priority to GB08409512A priority patent/GB2138633B/en
Publication of JPS59193036A publication Critical patent/JPS59193036A/ja
Publication of JPH0226376B2 publication Critical patent/JPH0226376B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/20—Conductive package substrates serving as an interconnection, e.g. metal plates
    • H10W70/24—Conductive package substrates serving as an interconnection, e.g. metal plates characterised by materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H10W70/417—Bonding materials between chips and die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/351—Materials of die-attach connectors
    • H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ブト明の技術分野１ この発明は半導体装置に関し、特にスズ−銅合金から成
るろう材によって半導体チップが配設台上に固定されて
いることを特徴とηる半う９体装昭に関するものである
。
［発明の技術的背骨１］ 従来、半導体チップを配設台に接合する場合、予め半導
体チップの底面にバナジウム層を被着させ、更に該バナ
ジウム層に積層させてニッケル層を形成しＩ〔後、配設
台表面と該ニッケル層とを金・ゲルマニウム（Ａｌｌ−
ＧＯ）合金からなるろう月で接合している（特願昭５３
−９１　／１１５８．１．１願昭５３−９１４．１６号
）。
しかしながら、このＪ、うな接合部を右りる従来の半導
体装置には次のような欠点かあつｌこ。
［背景技術の問題点、Ｉ 前記のごとぎ接合部を有する従来の半導体装置において
は、該半導体装置がＩＣとえば高湿度の雰囲気中で使用
された場合、ニッケル層とＡ　ｕ−Ｇｅ合金中の金どの
間に局部電池が形成されてニッケル層か電食され、その
結果、該半導体装置の電気的特性が悪化したり、あるい
は半導体チップか配設台から剥離する等の事故を発生す
る重大な欠点があった。　また、ろう祠として用いられ
Ｃいる△ｕ−１３ｅ合金【３１圭成分が金であるため極
めて高価であり、Ａ　ｕ−Ｇｅ合金をろう拐として用い
ることは半導体装置の」スト低減化を■む一要因にもな
っていｌ〔。
［発明の目的］ 従って、この発明の目的は電食を生ずるおそれがなく、
目つ従来よりも低コス１〜で製造づることのできる改良
された半導体装置を提供することである。
［発明の１ａ！要］ 本発明者は、スス−銅合金においてススと銅はそれぞれ
同一蒸気圧下での温度がほぼ同一であり（因みに、０．
ＩＴ　ｏｒｒにおいてススは１６８５°Ｋ。
銅は１６９０°にである）従って、蒸着さけたスズ−銅
合金組成が蒸着源合金組成と全く等しくなるように形成
ざＵることか可能であること、またスズ−銅合金は比較
的低温で溶融する（たとえばスス３８〜９２．４％で残
部が銅から成るスズ−銅合金の場合、混融点は４１５℃
）うえ、高湿度雰囲気中でもニッケルとの間に局部゛電
池を形成しないこと及びＡ　ＩＪ−Ｇ　ｅ合金にくらべ
てはるかに安価であること等の条件を備え′Ｃいること
に着目し、スズ−銅合金をろう材として用いることによ
り本発明の半導体装置を得た。
［発明の実施例コ 以下に添イ」図面を参照して本発明の一実施例を説明づ
る。
第１図におい−Ｃ１は半導体ヂッｆ、５は配設台、２は
バナジウム層、３はニラ９ル層、４はろう祠としてのス
ズ−銅合金層である。　このＪ：う’ｔＫ　４Ｆ＋造の
本発明の２ｒ導体装置をたとえば以上のことさＴ程及び
条イ′１で製作した。
まず、半導体チップとして分υｊりる前の半導体ウェハ
の裏面（こバナジウム１萌２を３００久・〜・７００Ｘ
の厚ざに被着させた後、該バナジウノ、層２の表面にニ
ッケル層３を１０　（ｌ　Ｏ久〜３００　（ｌ久の１１
；さ−Ｃ形成させる。　更に該ニッケル層３の表…ｊに
、スス３８−９２．４％で残分が銅り日らなるスス−銅
合金層４を蒸着法により５０００人〜３μｍ厚さに被ン
′１させる。そして前記三層の金属層を裏面に形成した
半導体・り］胃＼をスクライブして個々の半導体チップ
毎に分割すると、前記三層の金属層２〜４を裏面に備え
た半７．１４　（本チップ１が得られる。
一方、配設台５〕を４１５°Ｃ以上の温度に加熱してお
き、該配設台５十に前記半導体チップ１のスズ−銅合金
層４を押圧ザることにより、スズ−銅合金層４が融解し
、冷却後には再び固化して半導体デツプ１と配設台５と
が相互に固着される。　　・［発明の効果］ 前記のごどぎ本発明の半導体装置に対して、２気圧の圧
力下で約３００時間のプレッシャークツカーテス１〜を
行ったところ、電気的特性の低下は全く現れず、また半
導体チップの剥離も全く生じなかった。　因みに、従来
の半導体装置に対して上記と同一条件でプレッシャーク
ツカーテストを実施した場合、ニッケル層が電食されて
半導体チップが配設台５上から剥離し、まｌζ半導体チ
ップの電気的特性が悪化りるのが普通であった。
以上のように、この発明によれば、 （Ｉ）　　電食による電気的特↑９の悪化、ｔ″ＪＪ電
食、る半導体デツプの剥離等を生ずる恐れがなく、（Ｉ
ｆ）　　製造」ス１へを署しく低減づることがてぎる（
因みに、スズ−銅合金は従来使用されているΔ叶Ｇｅ合
金のｌ１１１ｉ格の１／１０以下であり、また１１φ終
的歩留りを考慮すれば更にコスト低下になる）、等の長
所をｆｉｉｌｌえた半導体装置が提供される。
【図面の簡単な説明】
第１図は本発明の半導体装置の１１１面図である。 １・・・半導体ヂッｊ、　２・・・バナジウム層、　３
・・・ニッケル層、　４・・・スズ−銅合金層、　５・
ｉ１２設台。 特許出願人　東京芝浦電気株式会社

Claims (1)

  1. 【特許請求の範囲】 １　スズ−銅合金から成るろう月によって半導体チップ
    を配設台上に固定したことを特徴とする半導体装置。 ２　スス−銅合金から成るろう材が、スズ３８〜９２．
    ４重量％そして残分が銅の組成をもつものである特許請
    求の範囲第１項記載の半導体装置。 ３　半導体チップが、該チップ底面にバナジウム層を被
    着させ、さらに該バナジウム層に積層さけてニッケル層
    を被着させたものである特許請求の範囲第１項又は第２
    項記載の半導体装向。
JP58066340A 1983-04-16 1983-04-16 半導体装置の製造方法 Granted JPS59193036A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP58066340A JPS59193036A (ja) 1983-04-16 1983-04-16 半導体装置の製造方法
DE19843413885 DE3413885A1 (de) 1983-04-16 1984-04-12 Halbleitervorrichtung
GB08409512A GB2138633B (en) 1983-04-16 1984-04-12 Bonding semiconductor chips to a lead frame

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58066340A JPS59193036A (ja) 1983-04-16 1983-04-16 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS59193036A true JPS59193036A (ja) 1984-11-01
JPH0226376B2 JPH0226376B2 (ja) 1990-06-08

Family

ID=13313027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58066340A Granted JPS59193036A (ja) 1983-04-16 1983-04-16 半導体装置の製造方法

Country Status (3)

Country Link
JP (1) JPS59193036A (ja)
DE (1) DE3413885A1 (ja)
GB (1) GB2138633B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61156823A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 半導体装置
JPS62229848A (ja) * 1986-03-29 1987-10-08 Toshiba Corp 半導体装置
US4954870A (en) * 1984-12-28 1990-09-04 Kabushiki Kaisha Toshiba Semiconductor device
WO2006016479A1 (ja) * 2004-08-10 2006-02-16 Neomax Materials Co., Ltd. ヒートシンク部材およびその製造方法
JP2013052430A (ja) * 2011-09-06 2013-03-21 Sanyo Special Steel Co Ltd 鉛フリー接合材料

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3446780A1 (de) * 1984-12-21 1986-07-03 Brown, Boveri & Cie Ag, 6800 Mannheim Verfahren und verbindungswerkstoff zum metallischen verbinden von bauteilen
JPS63110765A (ja) * 1986-10-29 1988-05-16 Sumitomo Metal Mining Co Ltd Ｉｃ用リ−ドフレ−ム
KR100897134B1 (ko) 2005-05-23 2009-05-14 가부시키가이샤 네오맥스 마테리아르 Ｃｕ-Ｍｏ 기판 및 그 제조 방법
WO2008041350A1 (en) 2006-09-29 2008-04-10 Kabushiki Kaisha Toshiba Joint with first and second members with a joining layer located therebetween containing sn metal and another metallic material; methods for forming the same joint
JP2008221290A (ja) * 2007-03-14 2008-09-25 Toshiba Corp 接合体および接合方法
JP5253794B2 (ja) * 2006-12-25 2013-07-31 山陽特殊製鋼株式会社 鉛フリー接合用材料およびその製造方法
JP5744080B2 (ja) * 2013-02-04 2015-07-01 株式会社東芝 接合体および半導体装置
JP2015056646A (ja) * 2013-09-13 2015-03-23 株式会社東芝 半導体装置及び半導体モジュール

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5521106A (en) * 1978-07-31 1980-02-15 Nec Home Electronics Ltd Method of forming ohmic electrode
JPS55107238A (en) * 1979-02-09 1980-08-16 Hitachi Ltd Semiconductor device and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB907734A (en) * 1959-06-06 1962-10-10 Teizo Takikawa Method of soldering silicon or silicon alloy
DE1298387C2 (de) * 1964-02-06 1973-07-26 Semikron Gleichrichterbau Halbleiter-Anordnung
GB1389542A (en) * 1971-06-17 1975-04-03 Mullard Ltd Methods of securing a semiconductor body to a support
US3821785A (en) * 1972-03-27 1974-06-28 Signetics Corp Semiconductor structure with bumps
DE2514922C2 (de) * 1975-04-05 1983-01-27 SEMIKRON Gesellschaft für Gleichrichterbau u. Elektronik mbH, 8500 Nürnberg Gegen thermische Wechselbelastung beständiges Halbleiterbauelement
JPS592175B2 (ja) * 1978-07-28 1984-01-17 株式会社東芝 半導体装置
DE2930789C2 (de) * 1978-07-28 1983-08-04 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Halbleitervorrichtung
JPS592174B2 (ja) * 1978-07-28 1984-01-17 株式会社東芝 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5521106A (en) * 1978-07-31 1980-02-15 Nec Home Electronics Ltd Method of forming ohmic electrode
JPS55107238A (en) * 1979-02-09 1980-08-16 Hitachi Ltd Semiconductor device and method of manufacturing the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61156823A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 半導体装置
US4954870A (en) * 1984-12-28 1990-09-04 Kabushiki Kaisha Toshiba Semiconductor device
JPS62229848A (ja) * 1986-03-29 1987-10-08 Toshiba Corp 半導体装置
WO2006016479A1 (ja) * 2004-08-10 2006-02-16 Neomax Materials Co., Ltd. ヒートシンク部材およびその製造方法
US7776452B2 (en) 2004-08-10 2010-08-17 Neomax Materials Co. Ltd. Heat sink member and method of manufacturing the same
JP2013052430A (ja) * 2011-09-06 2013-03-21 Sanyo Special Steel Co Ltd 鉛フリー接合材料

Also Published As

Publication number Publication date
GB2138633A (en) 1984-10-24
DE3413885A1 (de) 1984-10-25
DE3413885C2 (ja) 1990-02-22
JPH0226376B2 (ja) 1990-06-08
GB2138633B (en) 1986-10-01

Similar Documents

Publication Publication Date Title
US5234149A (en) Debondable metallic bonding method
US8334598B2 (en) Power semiconductor device and manufacturing method therefor
KR101477596B1 (ko) 반도체칩 및 그 제조 방법
JP4431606B2 (ja) 半導体装置、半導体装置の実装方法、および半導体装置の実装構造
JP2007152385A (ja) 高温半田及び高温半田ペースト材、及びそれを用いたパワー半導体装置
JPH02123685A (ja) 金を含むワイヤを半田に接着する方法
JPH0226376B2 (ja)
US7838335B2 (en) Manufacturing method of semiconductor device with a mold resin having a mold release agent
JPS6141135B2 (ja)
JPH10180480A (ja) 無鉛半田材料及びそれを用いた電子部品
TW457662B (en) Fabrication method and structure of a chip size package
JPH05152485A (ja) 半導体装置およびその製造方法
JP3191684B2 (ja) 電気めっきリードを有する半導体素子の製造方法
US3115694A (en) Method of producing a silicon semiconductor device
JPS5944834A (ja) 電子回路素子のダイボンデイング方法
JPS61156825A (ja) 半導体装置
JP2846181B2 (ja) 複合リードフレームの製造方法
JPS6118157A (ja) 半導体装置
EP0219812A2 (en) Packaged semiconductor device having solderable external leads and process for its production
JP2503776B2 (ja) 半導体装置用基板
JPS60143636A (ja) 電子部品
JPH01205551A (ja) はんだバンプ電極形成方法
JPS6233747B2 (ja)
JPH0118580B2 (ja)
JPS58161355A (ja) 半導体整流素子