JPS5919313A - 半導体装置の製法 - Google Patents
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Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁基板上に形成される半導体装置の製法に
係シ、特に絶縁基板上に形成する半導体薄膜の製法に関
する。
係シ、特に絶縁基板上に形成する半導体薄膜の製法に関
する。
従来、この種の半導体装置としては、絶縁基板として単
結晶サファイヤあるいはスピネルを用い、その基板上に
エピタキシャル成長にょシ単結晶半導体薄膜を形成し、
その単結晶薄膜中に半導体素子を形成した、いわゆるＳ
Ｏ８（８目１ｃｏｎ ０ｎ５ａｐｐｈｉｒｅ、 ８目１
ｃｏｎ Ｑｎ ５ｐｉｎｅｌ ）が知られている。しか
し、単結晶サファイヤやスピネルが極めて高価な材料で
あることから、半導体装置の価格が高くなってしまうと
いう欠点があり、−膜化されるまでには至っていない。
結晶サファイヤあるいはスピネルを用い、その基板上に
エピタキシャル成長にょシ単結晶半導体薄膜を形成し、
その単結晶薄膜中に半導体素子を形成した、いわゆるＳ
Ｏ８（８目１ｃｏｎ ０ｎ５ａｐｐｈｉｒｅ、 ８目１
ｃｏｎ Ｑｎ ５ｐｉｎｅｌ ）が知られている。しか
し、単結晶サファイヤやスピネルが極めて高価な材料で
あることから、半導体装置の価格が高くなってしまうと
いう欠点があり、−膜化されるまでには至っていない。
一方、絶縁基板として、非晶質石英あるいはガラス等の
廉価なものを用い、その基板上に結晶性の優れた半導体
薄膜を形成することも考案されている。例えば、微細な
グレーティングの形成された非晶質石英板上に、多結晶
又は非晶質のシリコン薄膜（以下Ｓ１薄膜と略す）を形
成した後、ＣＷレーザアニール処理、又はストライプヒ
ータアニール処理を施すことにょシ、そのｓ１薄膜を融
解・再成長させる製法がある。しかし、この製法による
と、前記グレーティングを施す工程及び、ＣＷレーザア
ニール等の融解・再成長工程が煩雑なものであり、しか
も、形成されたＳ１薄膜には微小なりラックができてし
まうことから、生産性及び信頼性の点で劣るという欠点
があった。また、上記のグレーティング工程を省略し、
非晶質石英板上に形成された多結晶又は非晶質Ｓｉ薄膜
に、ＣＷレーザアニールを施すことによシ、そのＳＮ薄
膜を単結晶化させる製法も考東されている。しかし、こ
の製法にあっても、ＣＷレーザアニールの工程が煩雑で
生産性が低く、シかも、形成された単結晶Ｓ１薄膜の表
面には、凹凸ができてしまうことがあシ、信頼性が極め
て劣るという欠点があった。
廉価なものを用い、その基板上に結晶性の優れた半導体
薄膜を形成することも考案されている。例えば、微細な
グレーティングの形成された非晶質石英板上に、多結晶
又は非晶質のシリコン薄膜（以下Ｓ１薄膜と略す）を形
成した後、ＣＷレーザアニール処理、又はストライプヒ
ータアニール処理を施すことにょシ、そのｓ１薄膜を融
解・再成長させる製法がある。しかし、この製法による
と、前記グレーティングを施す工程及び、ＣＷレーザア
ニール等の融解・再成長工程が煩雑なものであり、しか
も、形成されたＳ１薄膜には微小なりラックができてし
まうことから、生産性及び信頼性の点で劣るという欠点
があった。また、上記のグレーティング工程を省略し、
非晶質石英板上に形成された多結晶又は非晶質Ｓｉ薄膜
に、ＣＷレーザアニールを施すことによシ、そのＳＮ薄
膜を単結晶化させる製法も考東されている。しかし、こ
の製法にあっても、ＣＷレーザアニールの工程が煩雑で
生産性が低く、シかも、形成された単結晶Ｓ１薄膜の表
面には、凹凸ができてしまうことがあシ、信頼性が極め
て劣るという欠点があった。
なお、上古己のＣＷレーザアニールに代えて、類似のス
トリップヒータアニールを施す方法もあるが、この方法
によれば、Ｓ１薄膜を部分的に融解させることになるた
め、基板内に大きな熱歪が発生し、ＳＩ薄膜内に多数の
結晶欠陥や、クラック等ができてしまうことがあった。
トリップヒータアニールを施す方法もあるが、この方法
によれば、Ｓ１薄膜を部分的に融解させることになるた
め、基板内に大きな熱歪が発生し、ＳＩ薄膜内に多数の
結晶欠陥や、クラック等ができてしまうことがあった。
このため、この８１薄膜内に半導体素子を形成して得ら
れる半導体装置の歩留りが１戊下されたり、性能が低下
されるという欠点がのった。
れる半導体装置の歩留りが１戊下されたり、性能が低下
されるという欠点がのった。
また、渡来、絶縁基板上に非晶質半導体薄膜あるいは小
結晶粒の多結晶半畳体薄膜を形成し、その半畳体薄膜内
に半、８４庫素子を形成した、いわゆるＴＩｉ’Ｔ（里
旧ｎＦ目ｍ ’ｐｒａｎｓｉｓｔｅｒ ）が知られてい
る。しかし、このようなＴ ｌ’ Ｔにあっては、キャ
リアの移動度が小さいので、ＩＣ（↓ｎｔｅｇｒａ−１
ｅｄ Ｃ１ｒｃｕｉｔ ）等のｔｔｕ＜、高品質の千４
捧博膜が要求されるような午導体−＄装置には、適用す
ることができなかった。
結晶粒の多結晶半畳体薄膜を形成し、その半畳体薄膜内
に半、８４庫素子を形成した、いわゆるＴＩｉ’Ｔ（里
旧ｎＦ目ｍ ’ｐｒａｎｓｉｓｔｅｒ ）が知られてい
る。しかし、このようなＴ ｌ’ Ｔにあっては、キャ
リアの移動度が小さいので、ＩＣ（↓ｎｔｅｇｒａ−１
ｅｄ Ｃ１ｒｃｕｉｔ ）等のｔｔｕ＜、高品質の千４
捧博膜が要求されるような午導体−＄装置には、適用す
ることができなかった。
本兜明の目的は、簡単な工程で結晶性寺に潰れた尚品質
の半導体４膜を絶縁基板上に形成することができ、高信
頼性及び高性能の半導体装置を形成することができる半
導体装置の製法を提供することにある。
の半導体４膜を絶縁基板上に形成することができ、高信
頼性及び高性能の半導体装置を形成することができる半
導体装置の製法を提供することにある。
本発明は、絶縁基板上に多結晶又は非晶質の半導体薄膜
を形成する工程と、該半導体薄膜を融解させる昇温工程
と、該融解された半導体薄膜の面方向に一定の温度勾配
をもたせて降温再結晶させる降温工程と、該再結晶され
た半導体薄膜に半導体素子を形成する工程とから成る製
法とすることにより、絶縁基板上に結晶性等に優れた高
品質の半導体４膜を形成し、高信頼性及び高性能の半導
体装置を形成しようとするものである。
を形成する工程と、該半導体薄膜を融解させる昇温工程
と、該融解された半導体薄膜の面方向に一定の温度勾配
をもたせて降温再結晶させる降温工程と、該再結晶され
た半導体薄膜に半導体素子を形成する工程とから成る製
法とすることにより、絶縁基板上に結晶性等に優れた高
品質の半導体４膜を形成し、高信頼性及び高性能の半導
体装置を形成しようとするものである。
以下、本発明を実施例に基づいて説明する。
まず、本発明に詠る半導体基体の製法の一笑施例につい
て説明する。
て説明する。
第１図に示された如く、絶縁基板ｌの上面に、多結晶又
は非晶質の半導体薄膜２を周知のエピタキシャル成長に
よｐ形成し、さしにその表面に前記半導体４ｇ２の半導
体材料よシも融点の高い材料の被覆膜３を形成する。な
お、前記絶縁基板１としては、その融点が前ｄ己半導体
薄膜２の材料よシも高いものを適用するとともに、前記
絶縁基板１および前記被ａｔ膜３の材料としては、とも
に前記半導体薄膜２の材料の融点温度附近における蒸気
圧が低いものとし、且つ半導体ｒＪｇｄ２と反応しない
安定なものを適用する。
は非晶質の半導体薄膜２を周知のエピタキシャル成長に
よｐ形成し、さしにその表面に前記半導体４ｇ２の半導
体材料よシも融点の高い材料の被覆膜３を形成する。な
お、前記絶縁基板１としては、その融点が前ｄ己半導体
薄膜２の材料よシも高いものを適用するとともに、前記
絶縁基板１および前記被ａｔ膜３の材料としては、とも
に前記半導体薄膜２の材料の融点温度附近における蒸気
圧が低いものとし、且つ半導体ｒＪｇｄ２と反応しない
安定なものを適用する。
次に、上記の如く形成された半導体基体を高温の炉に入
れ、前記半導体薄Ｊ摸２をその融点以上まで加熱して融
解させる。半導体薄膜２の全体を融解させた麦、半導体
基体の例えば一端面から徐々に温度を降下させて、その
半導体薄膜２を順次再結晶化させる。
れ、前記半導体薄Ｊ摸２をその融点以上まで加熱して融
解させる。半導体薄膜２の全体を融解させた麦、半導体
基体の例えば一端面から徐々に温度を降下させて、その
半導体薄膜２を順次再結晶化させる。
このような再結晶工程においては、まず初めに一点以下
に降温された領域の半導体が再結晶化される。つづいて
、融点以下に降温される領域が広がるにしたがい、固液
界面がｊ願人、移動してゆき、結晶が成長される。つま
シ、最初に結晶化された領域を種結晶とした液相成長と
なるため、半導体薄膜２全体を、その種結晶に応じた単
結晶又は大結晶粒の結晶ｑ４ｍを有したものとすること
ができる。
に降温された領域の半導体が再結晶化される。つづいて
、融点以下に降温される領域が広がるにしたがい、固液
界面がｊ願人、移動してゆき、結晶が成長される。つま
シ、最初に結晶化された領域を種結晶とした液相成長と
なるため、半導体薄膜２全体を、その種結晶に応じた単
結晶又は大結晶粒の結晶ｑ４ｍを有したものとすること
ができる。
このように形成された半導体基体を用いて、その半導体
、４膜内に半導体素子を形成すれば、従来の単結晶半導
体基体（例えば、ＣＺ単結晶ウェハ）を用いて形成され
る半導体装置と、同等の性能を得ることができる。
、４膜内に半導体素子を形成すれば、従来の単結晶半導
体基体（例えば、ＣＺ単結晶ウェハ）を用いて形成され
る半導体装置と、同等の性能を得ることができる。
従って、本実施例によれば、絶縁基板上に形成された半
導体薄膜を、簡単な製造工程によって単結晶又は大結晶
粒の結晶構造を有したものとすることができるという効
果がある。
導体薄膜を、簡単な製造工程によって単結晶又は大結晶
粒の結晶構造を有したものとすることができるという効
果がある。
なお、上記実施例において、融解された半導体薄膜を再
結晶させるにあたって、一端面から徐々に温ｊ屍を降丁
させる方法について説明したが、これに眠られるもので
はなく、例えば、複数の１１Ｉ！ｉｌ所から余々に降温
させてもよく、また端面に限らず中央部から徐々に呻温
させてもよい。
結晶させるにあたって、一端面から徐々に温ｊ屍を降丁
させる方法について説明したが、これに眠られるもので
はなく、例えば、複数の１１Ｉ！ｉｌ所から余々に降温
させてもよく、また端面に限らず中央部から徐々に呻温
させてもよい。
ただし、このＪ！ｌｊ８には、それぞれの部分から進行
した再粕晶偵域が接する界面には、半導体素子を形成し
ないようにすることが望ましい。
した再粕晶偵域が接する界面には、半導体素子を形成し
ないようにすることが望ましい。
さらに、再結晶化される半導体薄ノ漠の結晶性を高める
ためには、第２図に示された半導体基体の斜視図の如く
、半導体薄膜２に切欠き４を設けて、端部領域２ａを形
成し、この端部領域２ａと他の半４陣薄膜領域２ｂとが
、極めて狭い領域５によってつながるように形成し、前
記端部領域２ａを最初に降温して再結晶化させ、つづい
て徐々に領域２ｂの方向へ降温させていくことによ如、
再結晶化させることが望ましい。即ち、最初に再結晶化
された端部領域２ａが多結晶であっても、領域５におい
て一番優勢な面方位が選択され、領域２ｂの面方位が規
定されることから、全体の結晶性をさらに向上させるこ
とができる。
ためには、第２図に示された半導体基体の斜視図の如く
、半導体薄膜２に切欠き４を設けて、端部領域２ａを形
成し、この端部領域２ａと他の半４陣薄膜領域２ｂとが
、極めて狭い領域５によってつながるように形成し、前
記端部領域２ａを最初に降温して再結晶化させ、つづい
て徐々に領域２ｂの方向へ降温させていくことによ如、
再結晶化させることが望ましい。即ち、最初に再結晶化
された端部領域２ａが多結晶であっても、領域５におい
て一番優勢な面方位が選択され、領域２ｂの面方位が規
定されることから、全体の結晶性をさらに向上させるこ
とができる。
次に、さらに本発明を、具体的な他の実施例に基づいて
説明する。
説明する。
第３図（ａ）〜（ｄ）に、本発明によシ、Ｎチャンネル
ＭＯ８Ｆ’ＥＴ ＝！ｉ＝製造する場合の一実施例が示
されている。
ＭＯ８Ｆ’ＥＴ ＝！ｉ＝製造する場合の一実施例が示
されている。
第３図（ａ）に示された工程において、表面が光学研磨
された石英板６上にＣＶ Ｄ （ＣｈｅｍｉｃａｌＶ
ａｐｏｒ ＤｅｐｏｓＨｉｏｎ ）法により、膜厚
約０．５μｍの多結晶Ｓ１薄膜７を形成する。さらに、
その表面にＣＶＤ法によシ、膜厚２μｍの８ｉ０２膜を
形成する。このようにして形成された半４体基体を、第
４図に示された温度分布に形成された炉内に入れ、＋ｍ
屏・再結晶させる。第４図の横軸には、炉内に挿入嘔れ
る半導体基体の面方向位置が示されておシ、縦軸には炉
内の雰囲気温度が示 。
された石英板６上にＣＶ Ｄ （ＣｈｅｍｉｃａｌＶ
ａｐｏｒ ＤｅｐｏｓＨｉｏｎ ）法により、膜厚
約０．５μｍの多結晶Ｓ１薄膜７を形成する。さらに、
その表面にＣＶＤ法によシ、膜厚２μｍの８ｉ０２膜を
形成する。このようにして形成された半４体基体を、第
４図に示された温度分布に形成された炉内に入れ、＋ｍ
屏・再結晶させる。第４図の横軸には、炉内に挿入嘔れ
る半導体基体の面方向位置が示されておシ、縦軸には炉
内の雰囲気温度が示 。
されている。図示されたように、前記半導体基体の位置
方向に対する炉内温度分布は、曲線Ｉのような勾配ΔＴ
影形成れている。本夾施例の融解時においては、温度Ｔ
ＬＩを８１薄膜７の融点以上の１４４（ｌとし、温度Ｔ
４を１４６０Ｃとして、炉内はＮｍガス雰囲気としてい
る。
方向に対する炉内温度分布は、曲線Ｉのような勾配ΔＴ
影形成れている。本夾施例の融解時においては、温度Ｔ
ＬＩを８１薄膜７の融点以上の１４４（ｌとし、温度Ｔ
４を１４６０Ｃとして、炉内はＮｍガス雰囲気としてい
る。
さて、上記炉内に挿入されると、半導体基体の８１薄膜
７のみが融解される。次に、８４薄膜７の全体が融解さ
れると同時に、炉内全体の温度を時下させる。なお、こ
のときの温度降下条件、即ち、篩下速度又は一度勾配Δ
Ｔ等は、牛導体＃膜ヤ絶縁基板の熱特性又は半導体の結
晶成長条件等によって、適切に選定すべきであることは
言うまでもない。
７のみが融解される。次に、８４薄膜７の全体が融解さ
れると同時に、炉内全体の温度を時下させる。なお、こ
のときの温度降下条件、即ち、篩下速度又は一度勾配Δ
Ｔ等は、牛導体＃膜ヤ絶縁基板の熱特性又は半導体の結
晶成長条件等によって、適切に選定すべきであることは
言うまでもない。
このようにして融解・再結晶された半導体基体を用い、
第３図Ｇ）に示された工程において、ソース、ドレイン
が形成される領域に対応する部分の８１０１１膜を、ホ
トエツチングによｐ除去するとともに、拡散又はイオン
打込みによυＮ形不純物としてのリンを姫加することに
よシ、ソース、ド（９） レン領域９を形成する。
第３図Ｇ）に示された工程において、ソース、ドレイン
が形成される領域に対応する部分の８１０１１膜を、ホ
トエツチングによｐ除去するとともに、拡散又はイオン
打込みによυＮ形不純物としてのリンを姫加することに
よシ、ソース、ド（９） レン領域９を形成する。
次に、第３図（Ｃ）に示された工程において、ゲート領
域ＩＯの部分のＳｔＯ，膜８をホトエツチングにより除
去し、その後このゲート領域１０の酸化膜１１をドライ
酸化によシ形成する。
域ＩＯの部分のＳｔＯ，膜８をホトエツチングにより除
去し、その後このゲート領域１０の酸化膜１１をドライ
酸化によシ形成する。
つづいて、第３図（ｄ）に示された工程において、ソー
ス、ドレイン領域９の電極が形成される領域の酸化膜１
１を除去した後、Ａｔ等の’ＩＩＥ極材を蒸着し、ホト
エツチングによシミ極１２を形成する。
ス、ドレイン領域９の電極が形成される領域の酸化膜１
１を除去した後、Ａｔ等の’ＩＩＥ極材を蒸着し、ホト
エツチングによシミ極１２を形成する。
上述した本実施例製法によって形成されたＭＯＳＦＥＴ
のチャンネル移動度は、４００〜４５０ｃｒＩＫ！／ｖ
−３であった。この値は、従来製法によって製造された
単結晶８１薄膜を用いたＭＯＳＦＥＴのチャンネル移動
度と同等であシ、またリーク電流値も従来のものと同等
の１０”””Ａ／μｍであった。
のチャンネル移動度は、４００〜４５０ｃｒＩＫ！／ｖ
−３であった。この値は、従来製法によって製造された
単結晶８１薄膜を用いたＭＯＳＦＥＴのチャンネル移動
度と同等であシ、またリーク電流値も従来のものと同等
の１０”””Ａ／μｍであった。
また、本発明のさらに他の実施例として、半導体基体の
融解・再結晶工程を、第５図に示された温度勾配の炉を
形成し、半導体基体をこの炉の一方の低温部ＴＬ２から
、高温部Ｔ Ｒ２を経て他の低温（１０） 部へ、一定の速度で移動させるようにしたものがある。
融解・再結晶工程を、第５図に示された温度勾配の炉を
形成し、半導体基体をこの炉の一方の低温部ＴＬ２から
、高温部Ｔ Ｒ２を経て他の低温（１０） 部へ、一定の速度で移動させるようにしたものがある。
このようにすることにより、飼えば炉内温度をＴＬｚが
１３００Ｃ，Ｔａｇが１４５０Ｃとなるように形成し前
記第３図（ａ）で形成された半導体基体を１０ ｃｍ／
７７１ｉＲの速度で移動させると、半導体基体の一端か
ら徐々に昇温融解された後、低温部へ移動されるにつれ
て、その一端から徐々に降温結晶されることになる。
１３００Ｃ，Ｔａｇが１４５０Ｃとなるように形成し前
記第３図（ａ）で形成された半導体基体を１０ ｃｍ／
７７１ｉＲの速度で移動させると、半導体基体の一端か
ら徐々に昇温融解された後、低温部へ移動されるにつれ
て、その一端から徐々に降温結晶されることになる。
従って、本実施例によれば、前記実施例と同等の、結晶
性を有する半導体基体が得られ、前記実施例の効果に加
えて、処理すべき複数の半導体基体を、連続的に挿入移
動させるようにすれば、均一な高品質半導体基体を大量
に製造することができるという効果がある。
性を有する半導体基体が得られ、前記実施例の効果に加
えて、処理すべき複数の半導体基体を、連続的に挿入移
動させるようにすれば、均一な高品質半導体基体を大量
に製造することができるという効果がある。
以−ヒ、本発明を、絶縁基板上に高品質の８１薄膜を形
成する方法の実施例に基づいて説明したが、本活明はこ
れに限られるもので／／′ｉなく、Ｇｅ薄膜やＧａＡｓ
、ＧａＰ、ＩｎＰの化合物半導体等にも適用することが
できる。ただし、ＧａＡｓ、ＧａＰ＋（１１） ＩｎＰ等の化合物半導体にあっては、蒸気圧の旨い元素
を含んでいるため、それら元素の気化を防ぐような高圧
下で処理することが必要である。
成する方法の実施例に基づいて説明したが、本活明はこ
れに限られるもので／／′ｉなく、Ｇｅ薄膜やＧａＡｓ
、ＧａＰ、ＩｎＰの化合物半導体等にも適用することが
できる。ただし、ＧａＡｓ、ＧａＰ＋（１１） ＩｎＰ等の化合物半導体にあっては、蒸気圧の旨い元素
を含んでいるため、それら元素の気化を防ぐような高圧
下で処理することが必要である。
′まだ、絶縁基板の材料としては、所望とする半導体薄
膜と化合しにくい安定なものであればよく、溶融石英、
結晶石英、ｋｌ−２０ｓ ｓ ＳｉＣ等を適用すること
ができる。
膜と化合しにくい安定なものであればよく、溶融石英、
結晶石英、ｋｌ−２０ｓ ｓ ＳｉＣ等を適用すること
ができる。
さらに、再結晶化工程における雰囲気ガスをＮ２ガスと
したが、池の不活性ガス、例えばＮ２、Ａｔ等であって
もよい。
したが、池の不活性ガス、例えばＮ２、Ａｔ等であって
もよい。
さらにまた、半導体薄膜の表向に形成する被覆膜は５ｉ
ｎｓ膜としたものについて説明したが、８ｔｓＮ＜膜で
あってもよく、又は５１０２膜上にさらに５ｌｓＮ４膜
等を被覆したものであってもよい。また、この被覆膜は
高温において安定したもので、好ましくは、絶縁基板と
同等の熱膨張係数のものがよい。
ｎｓ膜としたものについて説明したが、８ｔｓＮ＜膜で
あってもよく、又は５１０２膜上にさらに５ｌｓＮ４膜
等を被覆したものであってもよい。また、この被覆膜は
高温において安定したもので、好ましくは、絶縁基板と
同等の熱膨張係数のものがよい。
以上説明したように、本発明によれば、簡単な方法で絶
縁基板上に結晶性に曖れた高品質の半導体薄膜全形成す
ることができ、しかも大面積の均（１２） 一品質のものを形成することができることから、大面積
表示素子等を含めて、高信頼性及び高性能な半導体装置
を形成することができるという効果がある。また、本発
明によれば、工程が簡素化されること、および、連続的
に処理できることから、生産性及び再現性が向上され低
コスト化できるという効果がある。
縁基板上に結晶性に曖れた高品質の半導体薄膜全形成す
ることができ、しかも大面積の均（１２） 一品質のものを形成することができることから、大面積
表示素子等を含めて、高信頼性及び高性能な半導体装置
を形成することができるという効果がある。また、本発
明によれば、工程が簡素化されること、および、連続的
に処理できることから、生産性及び再現性が向上され低
コスト化できるという効果がある。
第１図は本発明に係る半導体基体の一例の断面図、第２
図は変形例を説明するための半導体基体の斜視図、第３
図（ａ）〜（ｄ）は本発明に係る一実施例のＭＯＳＦＥ
Ｔの製造工程を説明する図、第４図及び第５図は炉内の
温度分布曲線図である。 １・・・絶１碌基板、２・・・多結晶又は非晶質の半導
体薄膜、３・・・被覆膜、６・・・石英板、・７・・・
Ｓ１薄膜、８（１３） ＄ １ 目 茅２ 図 茅３図 Ｃｂ） ２ ″ タ 某４図 偉ｉ ＄ざ 巨 体！
図は変形例を説明するための半導体基体の斜視図、第３
図（ａ）〜（ｄ）は本発明に係る一実施例のＭＯＳＦＥ
Ｔの製造工程を説明する図、第４図及び第５図は炉内の
温度分布曲線図である。 １・・・絶１碌基板、２・・・多結晶又は非晶質の半導
体薄膜、３・・・被覆膜、６・・・石英板、・７・・・
Ｓ１薄膜、８（１３） ＄ １ 目 茅２ 図 茅３図 Ｃｂ） ２ ″ タ 某４図 偉ｉ ＄ざ 巨 体！
Claims (1)
- 【特許請求の範囲】 １、絶縁基板上に多結晶又は非晶質の半導体薄膜を形成
する工程と、該半導体薄膜を融解させる昇温工程と、該
融解された半導体薄膜の面方向に所定の温度勾配をもた
せて降温再結晶させる降温工程と、該再結晶された半導
本薄膜に半導体素子を形成する工程とから成る半導体装
置の製法。 ２、絶縁基板上に多結晶又は非晶質の半導体薄膜を形成
する工程と、該半導体薄膜表面に高融点被覆膜を形成す
る工程と、前記半導体薄膜を融解させる昇温工程と、該
融解された半導体薄膜の面方向に所定の温度勾配をもた
せて降温再結晶させる降温工程と、該再結晶された半導
体薄膜に半導体素子を形成する工程とから成る半導体装
置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128942A JPS5919313A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57128942A JPS5919313A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919313A true JPS5919313A (ja) | 1984-01-31 |
Family
ID=14997212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57128942A Pending JPS5919313A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919313A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149789A (ja) * | 1984-08-15 | 1986-03-11 | Nippon Kokan Kk <Nkk> | クラツド鋼管の円周溶接方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503780A (ja) * | 1973-05-15 | 1975-01-16 | ||
| JPS5132061A (ja) * | 1974-09-13 | 1976-03-18 | Tsuneo Oomae | Haisuishoriho |
-
1982
- 1982-07-26 JP JP57128942A patent/JPS5919313A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS503780A (ja) * | 1973-05-15 | 1975-01-16 | ||
| JPS5132061A (ja) * | 1974-09-13 | 1976-03-18 | Tsuneo Oomae | Haisuishoriho |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149789A (ja) * | 1984-08-15 | 1986-03-11 | Nippon Kokan Kk <Nkk> | クラツド鋼管の円周溶接方法 |
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