JPS5919347A - 半導体集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高速のバイポーラトランジスタおよびＭＯＳ）
ランジスタ抵抗、容量等を一体化した半導体集積回路お
よびその製造方法に関する。

従来のバイポーラトランジスタと０ＭＯ８トランジスタ
を同一基板に形成した場合の断面構造図を第１図Ａ、Ｈ
に示す。

ｐ形シリコン基板１にヒソの拡散によりシートΩ 抵抗約４０　／のｎ＋　形埋込領域２、分離形成領口 域およびｎチャンネルＭＯＳトランジスタ形成領域にシ
ート抵抗約３ｏＯΩルのｐ形埋込領域３゜４を形成し、
ｎ形１Ω−ｍ、厚さ約２μｍのエピタキシアル層６を形
成する。そして分離形成領域およびｎチャンネルＭＯ３
）ランリスタ形成領域に約２　Ｘ　１０”　１ｏｎｓ／
ｄのポロンイオンと注入し１１０ｏ″Ｃで約４時間熱処
理するとｐ形埋込領域３゜４およびイオン注入したボロ
ンの拡散により、分離領域６．ｐウェル領域７が形成さ
れる。この場合、ｎ％埋込領域２も拡散によりヒソがエ
ピタキシアル層５側に拡散してｎ＋形持ち上り領域８が
形５・“−ジ 成される（第１図Ａ）。

次にｎ）コレクタコンタクト領域９を形成する。

そしてｎ−ｐ−ｎ）ランリスタのベース領域１゜とｐチ
ャンネルＭＯ３）ランリスタのソス・ドレイン領域１１
を同時に形成する。さらに、”Ｐ−ｎ）ランリスタのエ
ミッタ領域１２とｎチャンネルＭＯ８）ランリスタのソ
ース拳ドレイン領域１３を同時に形成する。そしてゲー
ト酸化膜１４゜ゲート電極１５を形成する（第１図Ｂ）
。

上記工程において、ｐウェル領域７を形成する際高温で
長時間熱処理するため♂形埋込領域２中のヒソがエピタ
キシアル層６に拡散して形成された♂　形持ち上り領域
８がベース領域１ｏと接するか、もしくは近づいてコレ
クタ・ベース間の逆方向耐圧が低下したり、ｐ−ｎ接合
容量が増加するという問題がある。特に高周波集積回路
はエピタキシアル層が薄いために上記の影響が顕泰であ
る。

さらに、ｎチャンネルＭＯ８，）ランリスタのソース・
ドレイン領域１３．ｐウェル領域７、エピ６ページ タキシアル層６、ｐチャンネルＭＯ８）ランリスタのソ
ース・ドレイン領域１１間でｎ　−ｐ　−ｎ　−ｐのサ
イリスタ効果による異状電流（ラッチアップ）が生じ、
信頼性試験で不良となる。特に、微細パターンになると
上記ラッチアップが生じゃすい。

また第２図に示すように、Ｓｉ○２膜１６上に形成した
多結晶Ｓｔ　　の抵抗体１７上にＳ　１０２膜１８を介
してＡｌ配線１９を形成してクロスオーバー配線にする
場合、抵抗体１７の断差のためにＡ／配線１９の断線も
しくは配線間のショートが生じるため微細パターン形成
は困難である。

また、第３図に示すようにコレクタコンタクト領域と同
時に形成したｎ＋　影領域９′上にゲート酸化膜１４を
形成し、Ａｌ電極１９′　　で形成したＭＯ８容量で容
量値を大きくする場合、ＭＯ８容量の占有面積が大きく
なる。

本発明は従来の欠点にかんがみなされたもので同一基板
にバイポーラトランジスタと０ＭＯ８）ランリスタを同
一基板に形成する場合、ベース・コ７　　　：ル フタ間ｐ　−ｎ接合の逆方向耐圧が低下せず、しかもｐ
　−ｎ接合容量も大きくならない半導体集積回路および
その製造方法を提供せんとするものである。さらに他の
目的はラッチアップの生じない０ＭＯ３を形成できる半
導体集積回路およびその製造方法を提供せんとするもの
である。

さらに他の目的は微細パターン形成可能なりロスオーバ
ー配線および占有面積の小さなＭＯ８容量を形成できる
半導体集積回路を提供せんとするものである。

本発明は一導電形第１の単結晶半導体領域上に反対導電
形の第２の単結晶半導体領域が形成され、底面が絶縁膜
を介して第１の単結晶半導体領域と接し側面が絶縁膜を
介して第２の単結晶半導体領域に接した半導体薄膜領域
を形成し、少くとも前記半導体薄膜領域をレーザーアニ
ールのような極部加熱をして再結晶化させた後、能動素
子および受動素子を形成してベース・コレクタ間の逆方
向耐圧低下、ｐ−ｎ接合容量が大きくならないバイポー
ラトランジスタとラッチアップの生じない０ＭＯ３を同
一基板に形成することができる半導体集積回路およびそ
の製造方法を提供せんとするものである。

また半導体薄膜領域を抵抗体もしくはＭＯＳ　容量の一
方の電極とすることにより高密度の集積回路を提供せん
とするものである。

本発明の第一の実施例としてｎ　−ｐ　−ｎ　トランジ
スタと０ＭＯ８を同一基板に形成する場合を第４図Ａ〜
第４図Ｅに示す。

まずｐ形１０Ω・ｍシリコン基板２Ｑのｎ　−ｐ−ｎ）
ランリスタ・ｐチャンネルＭＯ３）７ンジスタ形成領域
に約１００Ω／口、拡散深さ約０．５μｍのヒソを拡散
した♂　形埋込領域２１を形成する。さらにｎ形１Ω−
ｍ　、厚さ１．５μｍのエピタキシアル層２２を形成す
る。そしてエピタキシアル層２２表面上に光線を反射す
る反射膜２３（例えば厚さ０゜６μｍのＡｌ膜）を形成
する。そして、ｎ　−ｐ　−ｎ　トランジスタ形成領域
、ｐチャンネルＭＯＳトランジスタ形成領域の反射膜２
３上にホトレジスト膜２４を残し、ホトレジスト膜２４
を９べ・：。

マスクにして反射膜２３を除去する（第４図Ａ）。

次に、ホトレジスト膜２４をマスクにしてエピタキシア
ル層２２およびｎ＋　形埋込領域２１をリアクティブイ
オンエツチング法により除去し、分離形成領域に溝２６
．ｎチャンネルＭＯ８）ランリスタ形成領域に溝２６を
形成する。さらにホトレジスト膜２４、反射膜２３をマ
スクにして溝２６゜２６＋　ノ底部１ｃ６０ＫｅＶ、ｌ
Ｘ１０”。ｎシー　のボロンイオンを注入し、注入領域
２７．２８を形成する（第４図Ｂ）。

次に、ホトレジスト膜２４を除去する。そして第５図に
示すように、冷却基板３０，３１．透明ガラス窓３２で
囲まれた反応装置の冷却基板３゜上にシリコン基板２０
を置く。そして反応装置内をＳ　Ｉ　Ｈ４ガス、ｏ２ガ
スの混合ガス雰囲気にする。

そして反射膜２３によって反前し易く、Ｓｉ　基板は吸
収し易い波長の光ｌ（例えばＡｒレーザー光、ＹＡＧレ
ーザ−、キセノンランプの光等の０．４μ〜１μ　の波
長の光）をガラス窓３２を通して照射する。

１０ページ そうすると、第６図に示すように反射膜２３」二は光が
反射して温度が上昇しないが、溝２５．２６はシリコン
基板が露出しているため光が吸収され、溝２５．２６の
領域の温度が上る。冷却基板３゜はフレオンガスもしく
は冷却水を流して約３０″Ｃに冷却しているので、溝２
５．２６領域で発生した熱りはシリコン基板２ｏの裏側
の方へ流れる。

そのために反射膜２３直下のシリコン基板２ｏはあまり
温度が上らない。そこで、溝２５．２６の領域の温度が
Ｓ　Ｉ　Ｈ４ガスと０２ガスが反応してＳ　ｘ　０２膜
が生成する温度（約３６０°Ｃ）になるように、レーザ
のパワーもしくはランプの電力を設定する。

上記条件で光を照射すると、第４図Ｃに示すように溝２
５．２６の周辺に厚さ約０．３μｍの５ｉ０２膜３３が
形成される。一方、反射膜２３上は温度が上らないため
ほとんどＳ　１０２膜が形成されない。

さらに、ＳｉＨガスとＢ２Ｈ６ガスを含んだガスに切り
かえると、５ｉ０２膜３３０周辺に無定形シリコン膜３
４．３５が形成し、溝２５．２６が埋１１　　− まる（第４図Ｃ）。

さらに基板を約３００″Ｃで加熱しながら、１０Ｗのア
ルゴンレーザー光を照射すると、無定形シリコン膜３４
．３５がｐ型約１Ωｍの単結晶に近いシリコン薄膜３６
．３７となる。このとき無定形シリコン中の水素原子が
蒸発し、膜厚は約１Ｑ係減少する（第４図Ｄ）。

次にゲート酸化膜３８、ゲート電極３９を形成する。ま
た、シート抵抗１５０Ω７１拡散深さ０９６μｍのｐ＋
形領領域形成してｎ　−ｐ　−ｎ　）ランリスタのベー
ス領域４０とｐチャンネルＭＯ３）ランリスタのソース
・ドレイン領域を４１同時に形成する。またシート抵抗
４０Ω７佃、拡散深さ０．４μｍのｎ４−影領域を形成
してｎ−ｐ−ｎ）ランリスタのエミッタ領域４２とｎチ
ャンネルＭＯ８）ランリスタのソース・ドレイン領域４
３を同時に形成する。

また、５１０２膜３了とシリコン薄膜３７とで素子間分
離ができ、注入領域２７は寄生ＭＯ３効果のチャンネル
スト・ンノく−となる（第４図Ｅ）。

このようにして、素子間がすべて分離された半導体集積
回路が作成される。

本発明の第２の実施例を第７図Ａ〜第７図りに示す。

第１の実施例の場合と同じようにｐ形１０Ω−ｃｎＬシ
リコン基板２ｏにｎ＋形埋込領域２１を形成し、ｎ形エ
ピタキシアル層２２を形成する。そしてエビタギシアル
層２２表面に厚さ０゜０３μｍのＳ　１０２膜５０．厚
さｏ、０６μｍノＳｉ３Ｎ４膜５１、厚さ０．０６μｍ
のリンもしくはヒソを含んだＳ　ｉ０２膜（ドープドオ
キサイド膜）５２を形成する。そしてｐチャンネルＭＯ
８Ｉ−ランリスタおよびｎ　−ｐ−ｎ）ランリスタ形成
領域にホトレジスト膜５２を形成する（第７図Ａ）。

次にリアクティブイオンエッチもしくはリアクティブス
パッタエッチ法によりドープドオキサイド膜６２、Ｓｉ
３Ｎ４膜６１．５ｉ０２膜５０を除去し、さらにエピタ
キシアル層２２およびｎ　形埋込領域２１を除去し、溝
５４．５６を形成するＯそして溝５４．５５の底部Ｋ　
６０　ＫｅＶ、　Ｉ　Ｘｌ　０　”１３べ一：゛ ｔｏｎｓ／ｃ１１　のボロンをイオン注入し、注入領域
５６゜６７を形成する（第７図Ｂ）。

次にホトレジスト膜５３を除去し、酸化雰囲気中で熱処
理して溝５４．５５の周辺に厚さ約Ｏ９３／ｊｍのＳｉ
○２膜６８全６８する。そしてスパッタ法もしくはＣＶ
Ｄ法により無定形もしくは多結晶のボロンを含んだＳｉ
　薄膜５９を形成して溝５４゜６６を埋める。そして９
００〜１０００″Ｃ中で熱処理するとドープドオキサイ
ド膜中のリンもしくはヒソがＳｉ薄膜６８中に拡散して
ｎ＋形のＳｔ薄膜６ｏになる（第７図Ｃ）。

−ｔの後ＨＮＯＨＦ、ＣＨ３ＣＯ０Ｈの混合液に浸漬３
？ すると、ｎ＋形Ｓｔ薄膜６０とＳｉ　　薄膜６９とのエ
ッチ速度比率が約６倍となる。そのためにｎ加Ｓｔ薄膜
６ｏが除去され、Ｓｉ薄膜６９が残る（第７図Ｄ）。

そしてレーザーアニールによりＳｉ薄膜６９をｐ形約１
Ω−濡の単結晶に近いＳｉ薄膜６１を形成した後第４図
Ｅに示すように０ＭＯ８）ランリスタとｎ−ｐ−ｎトラ
ンジスタを形成する。

１４ページ 上記第４図、第７図の工程では分離領域とＳｉ薄膜領域
を同時に形成することができるので工程数をあまり増加
させることなくバイポーラトランジスタと０ＭＯ３＋−
ランリスタを一体化できる。

また、第４図、第７図の分離領域のＳｉ薄膜３７゜６１
に、抵抗体ＭＯ８容量の一方の端子等の受動素子もしく
はトランジスタ等の能動素子を形成してもＳｉＯ２膜３
３．５８で素子間分離が可能であるので分離領域の占め
る面積が小さく高密度の集積回路を実現することができ
る。

また、上記工程では高温の加熱工程なしでｎチャンネル
ＭＯＳトランジスタ形成領域を形成することができるの
でｎ＋形埋込領域２１中のヒソがエピタキシアル層２２
中にほとんど拡散しないのでベース・コレクタ間逆方向
耐圧が低下することはない。また分離領域直下のボロン
イオン注入領域２７中のボロンもほとんど拡散せずｎ′
−形埋込領域２１と接しないので、コレクタ、基板間の
耐圧低下はないし、ｐ−ｎ接合容量も大きくならない０
さらに、ｎチャンネルＭＯ８）ランリスタの周辺１５　
　　・ はＳ　ｚ　Ｏ２膜３３で囲まれているためラッチアップ
が生じることはない。まだ、ｐチャンネルＭＯＳトラン
ジスタ直下にｎ＋形埋込領域２１が形成されているため
ソース・ドレイン４１をエミッタ。

エピタキシアル層２２をベース、基板２０をコレクタと
した寄生ｐ−ｎ−ｐｌ−ランジスタのｈリスは低い。

第４図に示す工程において、Ｓｉ薄膜３６を抵抗体とし
て使用する場合を第８図に示す。第８図Ａが平面図で、
第８図ＢがＡのａ−ａ’　　断面図である。Ｓｉ薄膜３
６にリンもしくはボロンを導入して所望のシート抵抗の
Ｓｉ　薄膜６２として両端にコンタクト窓あけをし、Ａ
４　　配線６２を行う。

Ａｌ配線６４は抵抗上を通過するクロスオーバー配線で
ある。」二記抵抗体の表面は基板表面と同一高さである
のでクロスオーバー配線６４は抵抗体領域上で断線ショ
ートが生じることはないので微細なりロスオーバー配線
ができる。

第４図に示す工程においてＳｉ薄膜３６をＭＯ８容量の
一方の電極にした場合を第９図に示すＯｎ＋形の埋込領
域２１」二にコレクタコンタクト領域形成と同時にｎ４
−影領域６５、ｎ＋形Ｓｉ　薄膜６６を形成し、Ａｌ電
極６７．６８を形成する。そうするとＳｉＯ２膜３３が
絶縁膜、ｎ＋形領領域６６６６を電極とするＭＯ８容量
が形成される。

上記ＭＯ８容量は基板の縦方向に形成しているため占有
面積を小さくても大面積の容量を形成することができる
。

上記Ｓｉ薄膜領域には実施例以外にｐチャンネルＭＯ３
）ランリスタ・バイポーラトランジスタ等の素子も形成
することができる。

以上のように、本発明によればｎ＋形埋込領域の持ち上
りによる逆方向耐圧低下を防ぐことができる。また、ボ
ロンイオン等の注入領域の拡散も小さいので、コレクタ
・基板間耐圧低下およびｐ−ｎ接合容量増大が生じない
。さらにラッチアップの生じない０ＭＯ８）ランリスタ
を形成することができる。さらに、抵抗体上を通るクロ
スオーバー配線は微細なパターンを形成できる。また占
有面積の小さい割に大きな容量の容量を形成すると１７
ページ とができる。

【図面の簡単な説明】

第１図Ａ、Ｂは従来のバイポーラトランジスタと０ＭＯ
８）ランリスタを一体化した集積回路の製造工程断面図
、第２図は従来の多結晶Ｓｉ抵抗上をＡ７配線がクロス
オーバーする場合の断面図、第３図は従来のＭＯ８容量
の断面図、第４図Ａ〜Ｅは本発明の第一の実施例のバイ
ポーラトランジスタと０ＭＯ８）ランリスタを一体化し
た集積回路の製造工程ｍ１面図、第６図、第６図は本発
明の第一の実施例の絶縁膜および半導体薄膜を形成する
場合の装置の概略構成図、第７図Ａ−Ｄは本発明の第二
の実施例のバイポーラトランジスタとＣＭＯＳトランジ
スタを一体化した集積回路の製造工程断面図、第８図Ａ
、Ｂは本発明の抵抗体上をＡｌ配線がクロスオーバーす
る場合の平面図および断面図、第９図は本発明にかかる
ＭＯ８容量の断面構造図である。 ２０・・・・−ｅｐ形シリコン基板、２２・・００工ピ
タキシアル層、３３．４８・・・・・・溝周辺の８１０
２１８ページ 膜、３６．５１・・・・・・半導体薄膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名’ｏ
　　怖 ＼　　＼ 特開昭５９−１９３４７（６）

Claims (1)

【特許請求の範囲】
1. （１）−導電形の第１の単結晶半導体領域上に形成され
   た反対導電形の第２の単結晶半導体領域と、底面が前記
   第１の単結晶半導体領域と絶縁膜を介して接し側面が絶
   縁膜を介して前記第２の単結晶半導体領域と接する半導
   体薄膜領域を有し、前記薄膜領域および第２の単結晶領
   域に半導体素子が形成されてなる半導体集積回路。 （功　半導体薄膜領域にｎチャンネルＭＯ８）ランリス
   タ、第２の単結晶半導体領域にバイポーラトランジスタ
   およびｐチャンネルＭＯ８）ランリスタが形成されてい
   ることを特徴とする特許請求の範囲第１項に記載の半導
   体集積回路。 （鵡　半導体薄膜領域が抵抗体であることを特徴とする
   特許請求の範囲第１項に記載の半導体集積回路。 （４半導体薄膜領域がＭＯ８容量の一方の端子で２ペー
   ジ あることを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路。 （時　−導電形半導体基板上に反対導電形半導体層を形
   成する工程、所定の領域の少くとも前記半導体層を除去
   して溝を形成する工程、前記溝の周辺に所定の厚さの絶
   縁膜を形成する工程、半導体薄膜で前記溝を埋める工程
   、少くとも前記半導体薄膜 膜表面を巻部加熱し、単結晶もしくは単結晶に近い半導
   体薄膜にする工程、前記半導体層および半導体薄膜に半
   導体素子を形成する工程とを備え七−ととを特徴とする
   半導体集積回路の製造方法。 （＠　溝を形成する工程と半導体薄膜槽を埋める工程が
   、半導体層表面上に光線を反射する反射膜を形成し、所
   定の領域の前記反射膜を除去し、さらに少くとも前記半
   導体層を除去して溝を形成し、前記半導体基板を絶縁膜
   形成用ガスを含んだ雰囲気中におき、前記基板表面にエ
   ネルギー線を照射して前記溝周辺に所定の厚さの絶縁膜
   を形成し、さらに半導体薄膜形成用ガス雰囲気中におき
   前記溝部を半導体薄膜で埋める工程よりなることを特３
   ページ 徴とする特許請求の範囲第５項に記載の半導体集積回路
   の製造方法。 （′７）　　半導体層表面上に前記半導体層の酸化を阻
   止する酸化阻止膜を形成し、さらにその上に所定の不純
   物を含んだ第１の絶縁膜を形成する工程、所定の領域の
   前記酸化阻止膜および前記第１の絶縁膜を除去し、さら
   に少くとも前記半導体層の一部を除去して溝を形成する
   工程、前記溝の周辺に所定の厚さの第２の絶縁膜を形成
   する工程、前記基板表面に半導体薄膜を形成して前記溝
   を埋める工程、前記基板を加熱して前記第１の絶縁膜中
   の不純物を所定の領域の前記半導体薄膜中に拡散する工
   程、前記不純物が拡散された領域のエツチング速度が速
   いことを利用して前記不純物が拡散された半導体薄膜を
   除去し、前記溝の中の半導体薄膜を残す工程　少くとも
   前記半導体薄膜表面を極部加熱して単結晶もしくは単結
   晶に近い半導体薄膜とし、前記半導体層および半導体薄
   膜に半導体素子を形成する工程とを備えたことを特徴と
   する半導体集積回路の製造方法。