JPS61128555A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61128555A JPS61128555A JP59251006A JP25100684A JPS61128555A JP S61128555 A JPS61128555 A JP S61128555A JP 59251006 A JP59251006 A JP 59251006A JP 25100684 A JP25100684 A JP 25100684A JP S61128555 A JPS61128555 A JP S61128555A
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- JP
- Japan
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- island
- substrate
- transistor
- diffusion layer
- semiconductor device
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、絶縁ゲート型電界効果トランジスタから構
成された半導体装置に係り、特に新規な構造を有し、か
つ、高集積化に適した相補型電界効果トランジスタ（以
下ＣＭＯＳと略称する）を備えた半導体装置に関するも
のである。
成された半導体装置に係り、特に新規な構造を有し、か
つ、高集積化に適した相補型電界効果トランジスタ（以
下ＣＭＯＳと略称する）を備えた半導体装置に関するも
のである。
一般に、ＣＭＯ８から構成された集積回路（以下ＣＭＯ
８ＩＣと略称する）は高速動作が可能であるとともに、
消費電力が少ないとい５激れた特＊Ｖ有する反面、同一
半導体基板上に形成された動作形態の相異なる絶縁ゲー
ト型電界効果トランジスタ（以下ＭＯ８Ｔｒと略称する
）を絶縁分離する必要があり、このため、島状の絶縁分
離用領域（以下アイランドとい５）を半導体基板上忙新
たに設けなければならない。そのために０ＭＯ８ＩＣで
は、前記アイランド内に形成されたＭＯ８Ｔｒ と半導
体基板く形成されたＭＯ８Ｔｒとの間で、電気的相互作
用が生じ易い構造になっているため、Ｎえは外部からの
高電圧の雑音などに誘発され、高電圧電極から低電圧電
極に大きな電流が流れ、回路機能を不能にする現象かし
ばしば兄生じ、時には回復不可能な陣害を与える場合が
生じる。この現象は、一般ＫＣＭＯ８ＩＣのラッチ７ツ
ブ現象と呼ばれており、このラッチアップ現象を防止す
るための株々の対策がなされている。
８ＩＣと略称する）は高速動作が可能であるとともに、
消費電力が少ないとい５激れた特＊Ｖ有する反面、同一
半導体基板上に形成された動作形態の相異なる絶縁ゲー
ト型電界効果トランジスタ（以下ＭＯ８Ｔｒと略称する
）を絶縁分離する必要があり、このため、島状の絶縁分
離用領域（以下アイランドとい５）を半導体基板上忙新
たに設けなければならない。そのために０ＭＯ８ＩＣで
は、前記アイランド内に形成されたＭＯ８Ｔｒ と半導
体基板く形成されたＭＯ８Ｔｒとの間で、電気的相互作
用が生じ易い構造になっているため、Ｎえは外部からの
高電圧の雑音などに誘発され、高電圧電極から低電圧電
極に大きな電流が流れ、回路機能を不能にする現象かし
ばしば兄生じ、時には回復不可能な陣害を与える場合が
生じる。この現象は、一般ＫＣＭＯ８ＩＣのラッチ７ツ
ブ現象と呼ばれており、このラッチアップ現象を防止す
るための株々の対策がなされている。
例えば１つの方法としては、前記アイランド内に形成さ
れたＭＯ８Ｔｒ と半導体基板上に形成されたＭＯ８Ｔ
ｒの距離が２０〜５０μｍ程度に保つように配置するこ
とＫよってランチアップ現象を防止している。また、他
の方法としては、前記両ＭＯ８Ｔｒ間の中間に、半導体
基板と同じ導電型を有する高濃度領域を形成するととも
に、 Ｉａ前記高濃度領域を電源に接続することにより
ラッチアップ現象を防止している。
れたＭＯ８Ｔｒ と半導体基板上に形成されたＭＯ８Ｔ
ｒの距離が２０〜５０μｍ程度に保つように配置するこ
とＫよってランチアップ現象を防止している。また、他
の方法としては、前記両ＭＯ８Ｔｒ間の中間に、半導体
基板と同じ導電型を有する高濃度領域を形成するととも
に、 Ｉａ前記高濃度領域を電源に接続することにより
ラッチアップ現象を防止している。
いずれにしろ、上記従来の方法ではＭＯ８Ｔｒが形成さ
れない広い領域ヶ必要とするため、素子の集積密度が悪
くなるという欠点を有している。
れない広い領域ヶ必要とするため、素子の集積密度が悪
くなるという欠点を有している。
特に、近年ＣＭＯ８ＩＣＫは高速化、低消費電力化、さ
らに高集積密度化という機能が強く要求されているため
、前記したラッチ７ツブ現象の防止方法では致命的な欠
点を有している。以下図面によってさらに詳し〈従来例
を説明する。
らに高集積密度化という機能が強く要求されているため
、前記したラッチ７ツブ現象の防止方法では致命的な欠
点を有している。以下図面によってさらに詳し〈従来例
を説明する。
従来の０ＭＯ８は第３図に示すような構造を有している
。すなわち、１はＮｆｆ１シリコン結晶基板（以下単に
基板という）で、トランジスタＱ＋Ｙ形成するためのＰ
＋領域等が形成される。４はｎ１記基板１に形成された
アイランドで、このアイランド４の中にトランジスタＱ
−を形成するためのＮ十領域等が形成される。Ｒ＋−Ｒ
ｍは抵抗体である。
。すなわち、１はＮｆｆ１シリコン結晶基板（以下単に
基板という）で、トランジスタＱ＋Ｙ形成するためのＰ
＋領域等が形成される。４はｎ１記基板１に形成された
アイランドで、このアイランド４の中にトランジスタＱ
−を形成するためのＮ十領域等が形成される。Ｒ＋−Ｒ
ｍは抵抗体である。
第３図の構造の０ＭＯ８の等価回路は、第４図に示すよ
うに表示できることが知られている。この等価回路から
明らかなように、外部からの雑音によりトランジスタＱ
１に電流が流れた場合、抵抗体Ｒｓ、Ｒｔのある値に対
しトランジスタＱ。
うに表示できることが知られている。この等価回路から
明らかなように、外部からの雑音によりトランジスタＱ
１に電流が流れた場合、抵抗体Ｒｓ、Ｒｔのある値に対
しトランジスタＱ。
も動作する場合が生ずる。さらに、トランジスタＱ、が
動作することＫよりトランジスタＱ１の電流はさらに増
幅されることになる。この結果、トランジスタＱ！の電
流もさらに増幅されるというサイクルの機構によってＶ
ＤＤ電極からｖｓＳ電極に極めて短時間の間に過大の電
流が流れることになる。この現象がラッチアップである
が、これは抵抗体Ｒ１，Ｒ，およびトランジスタＱ、、
Ｑ、の電流増幅率ｈｙ＋ｃ＋ ＋ ｈｙｇｔ Ｙ：小
さくするほど起こりにくくなる。
動作することＫよりトランジスタＱ１の電流はさらに増
幅されることになる。この結果、トランジスタＱ！の電
流もさらに増幅されるというサイクルの機構によってＶ
ＤＤ電極からｖｓＳ電極に極めて短時間の間に過大の電
流が流れることになる。この現象がラッチアップである
が、これは抵抗体Ｒ１，Ｒ，およびトランジスタＱ、、
Ｑ、の電流増幅率ｈｙ＋ｃ＋ ＋ ｈｙｇｔ Ｙ：小
さくするほど起こりにくくなる。
しかるに従来構造の０ＭＯ８では、トランジスタＱ、と
、トランジスタＱ、の形成されたアイランド４との距離
を長（保ち、トランジスタＱ２のコＶクタ領域への電流
を少な（するとともに、基板１．アイランド４の不純物
濃度を高（し、抵抗体Ｒ＋、Ｒ＊、奄流増幅率ｈｒｚ＋
ｅ ｈｙｇｔの値を小さくするという方法がとられて
いるが、この方法ではＩＣの能動領域を少な（シ、素子
の集積密度を下げるという欠点が生ずる。さらにまた、
電気特性的には基板１およびアイランド濃度を上げるこ
とにより、このアイランド４に形成されたＭＯＳトラン
ジスタなどの接合容量を増加させることにより、ＩＣの
動作速度を実質的に下げるという欠点も生じ、結果的に
は前記接合容量を大幅に低下させることになる等の欠点
を有する。
、トランジスタＱ、の形成されたアイランド４との距離
を長（保ち、トランジスタＱ２のコＶクタ領域への電流
を少な（するとともに、基板１．アイランド４の不純物
濃度を高（し、抵抗体Ｒ＋、Ｒ＊、奄流増幅率ｈｒｚ＋
ｅ ｈｙｇｔの値を小さくするという方法がとられて
いるが、この方法ではＩＣの能動領域を少な（シ、素子
の集積密度を下げるという欠点が生ずる。さらにまた、
電気特性的には基板１およびアイランド濃度を上げるこ
とにより、このアイランド４に形成されたＭＯＳトラン
ジスタなどの接合容量を増加させることにより、ＩＣの
動作速度を実質的に下げるという欠点も生じ、結果的に
は前記接合容量を大幅に低下させることになる等の欠点
を有する。
この発明は、上記の欠点を解消するとともに、高集積、
高速度、かつ、低消費電力の機能を十分に発揮すること
ができる半導体装Ｉｉｔ提供することを目的とする。
高速度、かつ、低消費電力の機能を十分に発揮すること
ができる半導体装Ｉｉｔ提供することを目的とする。
この発明に係る半導体装置は、アイランド下にこのアイ
ランドと同種、または基板下にこの基板と同種の高濃度
不純物層を設もす、前記アイランドの周囲を絶縁層で囲
ったものである。
ランドと同種、または基板下にこの基板と同種の高濃度
不純物層を設もす、前記アイランドの周囲を絶縁層で囲
ったものである。
この発明においては、基板に設けられたＭＯＳトランジ
スタから流れる電流は絶縁層のためにアイランドを横切
って流れることはできず、アイランドの下方向、すなわ
ち基板側から流れるのみであり、各トランジスタの電流
増幅率は著しく小さくなる。したがって、極めてラッチ
アップ現象を起しに（い構造となる。
スタから流れる電流は絶縁層のためにアイランドを横切
って流れることはできず、アイランドの下方向、すなわ
ち基板側から流れるのみであり、各トランジスタの電流
増幅率は著しく小さくなる。したがって、極めてラッチ
アップ現象を起しに（い構造となる。
この発明を構成する基本的な構造は１例えは基板上にこ
の基板上に形成されるアイランドと同種の不純物よりな
る高濃度ツー−ティング拡散層を形成し、その上にエピ
タキシャル成長させ、ｉ＋＋記アイランドを形成した後
にシリコンを異方性エツチングによりフルーティング拡
散層の深さまで除去して＠を形成し、この溝内ｙａ’酸
化膜等の杷練膜で埋めてＣＭＯＳ Ｉ Ｃを構成するこ
とからなっている。
の基板上に形成されるアイランドと同種の不純物よりな
る高濃度ツー−ティング拡散層を形成し、その上にエピ
タキシャル成長させ、ｉ＋＋記アイランドを形成した後
にシリコンを異方性エツチングによりフルーティング拡
散層の深さまで除去して＠を形成し、この溝内ｙａ’酸
化膜等の杷練膜で埋めてＣＭＯＳ Ｉ Ｃを構成するこ
とからなっている。
上記方法を用いて作製すれば、チップ面積の拡大、基板
およびアイランド不純物の高濃度化を行わずに、極めて
ラッチアップに対して強いＣＭＯ８ＩＣｙＩｌ−作るこ
とが可能になる。
およびアイランド不純物の高濃度化を行わずに、極めて
ラッチアップに対して強いＣＭＯ８ＩＣｙＩｌ−作るこ
とが可能になる。
第１図はこの発明の一実施例を示すＣＭＯＳ ＩＣの断
面図である。第１図において、Ｎ型シリコン結晶基板（
以下単に基板という）１表面に公知の拡散あるいはイオ
ン注入法で基板１と同種の高濃度不純物層であるＰ型の
フローティング拡散層２′％：形成する。その後、基板
１表面にエピタキシャル成長法でＮ型のエピタキシャル
層３を形成し。
面図である。第１図において、Ｎ型シリコン結晶基板（
以下単に基板という）１表面に公知の拡散あるいはイオ
ン注入法で基板１と同種の高濃度不純物層であるＰ型の
フローティング拡散層２′％：形成する。その後、基板
１表面にエピタキシャル成長法でＮ型のエピタキシャル
層３を形成し。
７−−テイング拡散層２上ＫＰ型のアイランド４を形成
した後、アイランド４の周囲を幅が数μｍ程度の異方性
エツチングでシリコンを選択的に除去し、フルーティン
グ拡散層ｆＩＩ２まで到達する０！５を形成する。その
溝５’ＹＣＶＤ法を用いて、酸化膜、多結晶シリコン等
の絶縁層６で埋める。その結果、アイランド４の側面は
絶縁層６が埋込ま４た＃１５で囲まれ、下部は高濃度の
フローティング拡散層２でふたｔされた状態となる。さ
らに、基板１に形成されたＭＯＳ）ランジスタＱｔ と
アイランド４に形成されたＭＯＳトランジスタＱ２とは
絶縁層６で分離された状態となる。
した後、アイランド４の周囲を幅が数μｍ程度の異方性
エツチングでシリコンを選択的に除去し、フルーティン
グ拡散層ｆＩＩ２まで到達する０！５を形成する。その
溝５’ＹＣＶＤ法を用いて、酸化膜、多結晶シリコン等
の絶縁層６で埋める。その結果、アイランド４の側面は
絶縁層６が埋込ま４た＃１５で囲まれ、下部は高濃度の
フローティング拡散層２でふたｔされた状態となる。さ
らに、基板１に形成されたＭＯＳ）ランジスタＱｔ と
アイランド４に形成されたＭＯＳトランジスタＱ２とは
絶縁層６で分離された状態となる。
そのために、トランジスタＱ、 のコレクタ電流は、従
来構造では第３図のようにアイランド４を横切って流れ
るが、この発明の構造では絶縁層６が埋込まれた溝５が
あるためにアイランド４を横切って流れることはできず
、下部のフローティング拡散層２を通って流れるのみで
トランジスタＱ１の電流増幅率ｈｒｇ１は著しく減少す
る。また、フローティング拡散層２があるために抵抗体
Ｒ１が小さくなり、また、トランジスタＱ！のベース濃
度が高くなるため、トランジスタＱ２の電流増幅率ｈＦ
ｇ２は小さくなる。従来の０ＭＯ８ＩＣにおいて、アイ
ランド４下にフローティング拡散層２を形成して抵抗体
Ｒ意−）ランジスタＱ２の電流増幅率１１Ｆｚ＊ Ｙ
下げラッチ７ツプに強い構造乞得るよう圧したものはあ
るが、この発明では、フローティング拡散層２の効果と
横方向ン絶縁層６が埋込まれた溝５で完全に分離すると
いう効果との相乗効果を利用して、極めてラッチアップ
を起こしにくい構造の実現を可能にしている。
来構造では第３図のようにアイランド４を横切って流れ
るが、この発明の構造では絶縁層６が埋込まれた溝５が
あるためにアイランド４を横切って流れることはできず
、下部のフローティング拡散層２を通って流れるのみで
トランジスタＱ１の電流増幅率ｈｒｇ１は著しく減少す
る。また、フローティング拡散層２があるために抵抗体
Ｒ１が小さくなり、また、トランジスタＱ！のベース濃
度が高くなるため、トランジスタＱ２の電流増幅率ｈＦ
ｇ２は小さくなる。従来の０ＭＯ８ＩＣにおいて、アイ
ランド４下にフローティング拡散層２を形成して抵抗体
Ｒ意−）ランジスタＱ２の電流増幅率１１Ｆｚ＊ Ｙ
下げラッチ７ツプに強い構造乞得るよう圧したものはあ
るが、この発明では、フローティング拡散層２の効果と
横方向ン絶縁層６が埋込まれた溝５で完全に分離すると
いう効果との相乗効果を利用して、極めてラッチアップ
を起こしにくい構造の実現を可能にしている。
上記では、アイランド４下にこのアイランド４と同種の
不純物からなるフローティング拡散層２を設けた場合を
述べたが、基板１と同種の不純物からなる高濃度拡散層
を設けた場合も同様の効果が得られる。この場合の一例
を第２図に示す。
不純物からなるフローティング拡散層２を設けた場合を
述べたが、基板１と同種の不純物からなる高濃度拡散層
を設けた場合も同様の効果が得られる。この場合の一例
を第２図に示す。
すなわち、第２図のよ５に、例えばＮ−／Ｎ＋のエピタ
キシャル構造の基板７１ｇｒ：用いるが、上述のフロー
ティング拡散層２の場合と同様の理由で。
キシャル構造の基板７１ｇｒ：用いるが、上述のフロー
ティング拡散層２の場合と同様の理由で。
抵抗体Ｒ＋とトランジスタＱ、の電流増幅率ｈＦＩ１１
が下がりラッチアップを起こしにくい構造になる。
が下がりラッチアップを起こしにくい構造になる。
なお、上記の基板１．アイランド４．フローティング拡
散層２．あるいはエピタキシャル成長による基板Ｔの導
電型は、それぞれ上記実施例の導電型と異なるものを用
いても同様の効果があるのはいうまでもない◎ 〔発明の効果〕 この発明は以上説明したとおり、アイランド下にこのア
イランドと同種、あるいは基板下にこの基板と同極の高
濃度不純物層を設げ、前記アイランドの周囲を絶縁層で
囲って基板に形成されたＭＯＳ）ランジスタと、アイラ
ンドに形成されたＭＯＳ）ランジスタとの間を前記絶縁
層で絶縁した構成としたので、外部からの雑音により電
流が流れても従来のようにアイランドを横切って流れる
ことがなくなり、電気的相互作用が生じにくい。
散層２．あるいはエピタキシャル成長による基板Ｔの導
電型は、それぞれ上記実施例の導電型と異なるものを用
いても同様の効果があるのはいうまでもない◎ 〔発明の効果〕 この発明は以上説明したとおり、アイランド下にこのア
イランドと同種、あるいは基板下にこの基板と同極の高
濃度不純物層を設げ、前記アイランドの周囲を絶縁層で
囲って基板に形成されたＭＯＳ）ランジスタと、アイラ
ンドに形成されたＭＯＳ）ランジスタとの間を前記絶縁
層で絶縁した構成としたので、外部からの雑音により電
流が流れても従来のようにアイランドを横切って流れる
ことがなくなり、電気的相互作用が生じにくい。
したがって、ラッチアップ現象奮起こしにくい０ＭＯ８
ＩＣが構成できる効果が得られる。
ＩＣが構成できる効果が得られる。
第１図はこの発明の一実施例を示すＣＭＯＳ ＩＣの断
面図、第２図はこの発明の他の実施例を示す０ＭＯ８Ｉ
Ｃの断面図、第３図は従来の０ＭＯ８ＩＣの断面図、第
４図は第３図の等価回路図である。 図において、１は基板、２はフローティング拡散層、３
はエピタキシャル層、４はアイランド、５は分離用の絶
縁層を形成するための溝、６は杷線層、７はＮ−／Ｎ”
ｆｆｉエピタキシャル成長による基板である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大岩 増雄 （外２名） 第１図 第２図 第３図 ］ 第４図 一手続補正書（自発）
面図、第２図はこの発明の他の実施例を示す０ＭＯ８Ｉ
Ｃの断面図、第３図は従来の０ＭＯ８ＩＣの断面図、第
４図は第３図の等価回路図である。 図において、１は基板、２はフローティング拡散層、３
はエピタキシャル層、４はアイランド、５は分離用の絶
縁層を形成するための溝、６は杷線層、７はＮ−／Ｎ”
ｆｆｉエピタキシャル成長による基板である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大岩 増雄 （外２名） 第１図 第２図 第３図 ］ 第４図 一手続補正書（自発）
Claims (1)
- 半導体基板に形成されたＭＯＳトランジスタと前記半
導体基板上のアイランドに形成されたＭＯＳトランジス
タとで構成された相補型半導体装置において、前記アイ
ランド下にこのアイランドと同種、または前記半導体基
板下にこの半導体基板と同種の高濃度不純物層を設け、
前記アイランドの周囲を絶縁層で囲つたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251006A JPS61128555A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251006A JPS61128555A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61128555A true JPS61128555A (ja) | 1986-06-16 |
Family
ID=17216238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251006A Pending JPS61128555A (ja) | 1984-11-27 | 1984-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128555A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378183A (en) * | 1976-12-22 | 1978-07-11 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5835966A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 相補ｍｉｓトランジスタの製造方法 |
| JPS58192346A (ja) * | 1982-05-06 | 1983-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5919347A (ja) * | 1982-07-23 | 1984-01-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| JPS59181048A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 相補型半導体装置の製造方法 |
-
1984
- 1984-11-27 JP JP59251006A patent/JPS61128555A/ja active Pending
Patent Citations (5)
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|---|---|---|---|---|
| JPS5378183A (en) * | 1976-12-22 | 1978-07-11 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5835966A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 相補ｍｉｓトランジスタの製造方法 |
| JPS58192346A (ja) * | 1982-05-06 | 1983-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5919347A (ja) * | 1982-07-23 | 1984-01-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| JPS59181048A (ja) * | 1983-03-31 | 1984-10-15 | Toshiba Corp | 相補型半導体装置の製造方法 |
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