JPS5919365A - 半導体集積回路装置の製造法 - Google Patents
半導体集積回路装置の製造法Info
- Publication number
- JPS5919365A JPS5919365A JP57127544A JP12754482A JPS5919365A JP S5919365 A JPS5919365 A JP S5919365A JP 57127544 A JP57127544 A JP 57127544A JP 12754482 A JP12754482 A JP 12754482A JP S5919365 A JPS5919365 A JP S5919365A
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- Japan
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- layer
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- linear
- integrated circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はリニア回路とＩＩＬ（注入集積論理）回路を一
つの千尋体基板に共存させたＩＣ（半導体集積回路）の
製造技術に関する。
つの千尋体基板に共存させたＩＣ（半導体集積回路）の
製造技術に関する。
一つの基板上にリニア回路とＩＩＬ回路を共存させる場
合，通常，高比抵抗のか゛一型Ｓｉ基板の上にエピタキ
シャル成長させた比較的高比抵抗のｎ−型Ｓｉ層をアイ
ソレーシ＝１／ｐ＋型層ニよって複数の島領域に分離し
、これらｎ−型の島領域内にリニア回路のための素子や
ＩＩＬ等の論理回路のための素子を形成する。従来，高
耐圧＋７ ニア部とＩ” Ｌ部を共存させたＩＣにおい
てはエピタキシャルｎ型層の厚さを１２〜１５μｍと比
較的厚＜シ，エビタキシャルの比抵抗な３〜５Ω（至）
と高＜Ｌ，ＩＪニア部の高耐圧化を行うが，このような
高耐圧化構造でＩＩＬを作った場合，動作特性が好まし
くない。この改善の為これまでは高耐圧形のエピタキシ
ャルｎ一層のうちもっばらＩＩＬ＠のｎ−型層底部ｎ十
層に予めＰ（リン）不純物な埋め込むか、又はｎ−″型
層表面からのｐ （ＩＪン）不純物イオン打込みによる
ｎｇウェルを形成してＩ” ＬＦ！Ｉ５の比抵抗を低く
する等の試みがなされており、リニア部に手を加えたと
いう報告はない。
合，通常，高比抵抗のか゛一型Ｓｉ基板の上にエピタキ
シャル成長させた比較的高比抵抗のｎ−型Ｓｉ層をアイ
ソレーシ＝１／ｐ＋型層ニよって複数の島領域に分離し
、これらｎ−型の島領域内にリニア回路のための素子や
ＩＩＬ等の論理回路のための素子を形成する。従来，高
耐圧＋７ ニア部とＩ” Ｌ部を共存させたＩＣにおい
てはエピタキシャルｎ型層の厚さを１２〜１５μｍと比
較的厚＜シ，エビタキシャルの比抵抗な３〜５Ω（至）
と高＜Ｌ，ＩＪニア部の高耐圧化を行うが，このような
高耐圧化構造でＩＩＬを作った場合，動作特性が好まし
くない。この改善の為これまでは高耐圧形のエピタキシ
ャルｎ一層のうちもっばらＩＩＬ＠のｎ−型層底部ｎ十
層に予めＰ（リン）不純物な埋め込むか、又はｎ−″型
層表面からのｐ （ＩＪン）不純物イオン打込みによる
ｎｇウェルを形成してＩ” ＬＦ！Ｉ５の比抵抗を低く
する等の試みがなされており、リニア部に手を加えたと
いう報告はない。
又、上記のような高耐圧リニア部にＩ２ Ｌｉ共存させ
た構造では島領域のｎ−型層が高比抵抗であるため低ｒ
ｃｓ（コレクタ直列抵抗）のｎｐｎ ）ランジスタを形
成することが深いＮ型拡散工程等を追加しないでは困難
である。又、ｎ−型層の中に第１０図に示すようにｐ型
拡散による抵抗１５な形成した場合にこのｐ型の抵抗１
５とアイソレーションｐ＋型層５との間の高比抵抗ｎ−
型層表面１９に絶縁膜１７を介して設けたＡ！（アルミ
ニウム）配４ｉｌｉｉ！１８に低い電圧な印加するとき
、この配線直下の高比抵抗ｎ−型層表面１９がｐ型反転
し抵抗１５の電流がこのｐ型反転層な通じてアイソレー
ション側にリークしてしまうことがあり、バター７設計
上制約となっていた。
た構造では島領域のｎ−型層が高比抵抗であるため低ｒ
ｃｓ（コレクタ直列抵抗）のｎｐｎ ）ランジスタを形
成することが深いＮ型拡散工程等を追加しないでは困難
である。又、ｎ−型層の中に第１０図に示すようにｐ型
拡散による抵抗１５な形成した場合にこのｐ型の抵抗１
５とアイソレーションｐ＋型層５との間の高比抵抗ｎ−
型層表面１９に絶縁膜１７を介して設けたＡ！（アルミ
ニウム）配４ｉｌｉｉ！１８に低い電圧な印加するとき
、この配線直下の高比抵抗ｎ−型層表面１９がｐ型反転
し抵抗１５の電流がこのｐ型反転層な通じてアイソレー
ション側にリークしてしまうことがあり、バター７設計
上制約となっていた。
本発明は上記した問題な解決するためになされたもので
あり、その目的とするところヲ１リニア部で高耐圧を必
要とする領域のみな高耐圧構造とし。
あり、その目的とするところヲ１リニア部で高耐圧を必
要とする領域のみな高耐圧構造とし。
ＩＩＬ側の動作特性な向上させるＩＣ製造技術を提供す
ることにあり、以下実施例にそって詳述する。
ることにあり、以下実施例にそって詳述する。
第１図から第４図は一つの千尋体基板にＩＩＬ素子とリ
ニア素子とを形成する場合のＩＣプロセスに本発明を適
用した場合の一実施例をＩＣの工程断面図により示すも
のである。
ニア素子とを形成する場合のＩＣプロセスに本発明を適
用した場合の一実施例をＩＣの工程断面図により示すも
のである。
（１） まず、高比抵抗（２５〜５０Ω傷）のｐ−型
８ｉ半導体基板（ウェハ）等１を用意し、その表面酸化
膜２をマスクとしてｎ＋型埋込層３をつくるためのＳｂ
（ア／チモ／）す拡散する（第１図）。
８ｉ半導体基板（ウェハ）等１を用意し、その表面酸化
膜２をマスクとしてｎ＋型埋込層３をつくるためのＳｂ
（ア／チモ／）す拡散する（第１図）。
同図のｌはＩＩＬ素子を形成する領域、■はＩＪ ニア
素子な形成する領域とする。
素子な形成する領域とする。
１２） 第２図に示すように上記基板１上にエピタキ
シャル成長による比較的低い比抵抗（約０．７Ωｌ以下
）のｎ型ｄｉ層４を十数μｍ又はそれ以上の厚さに形成
する。次いでアイソレーションｐ＋型層５形成のための
Ｂ（ボロン）デポジションと、プリ拡散を行う。この後
１表面の酸化膜６なマスクとし領域［（ＩＪニア側）の
高耐圧化したい素子部分の表面より選択的にＢ（ボロ／
）ナイオン打込みしウェル拡散な行なう。このイオン打
込みはそのドーズ量な例えば１０ ′２〜１０ ”ａｔ
ｏｍｓ ０１−”程度とし、ｐ型不純物を打込まれたエ
ピタキシャル層のｎ−型が補償されて例えば比抵抗が３
〜１０１のｎ−型層７となるようにする。
シャル成長による比較的低い比抵抗（約０．７Ωｌ以下
）のｎ型ｄｉ層４を十数μｍ又はそれ以上の厚さに形成
する。次いでアイソレーションｐ＋型層５形成のための
Ｂ（ボロン）デポジションと、プリ拡散を行う。この後
１表面の酸化膜６なマスクとし領域［（ＩＪニア側）の
高耐圧化したい素子部分の表面より選択的にＢ（ボロ／
）ナイオン打込みしウェル拡散な行なう。このイオン打
込みはそのドーズ量な例えば１０ ′２〜１０ ”ａｔ
ｏｍｓ ０１−”程度とし、ｐ型不純物を打込まれたエ
ピタキシャル層のｎ−型が補償されて例えば比抵抗が３
〜１０１のｎ−型層７となるようにする。
（３１この後は通常のＩＩＬリニアプロセスに従い、領
域ｌ側にはインジェクタｐ型層８及びｎｐｎインバータ
のベースｐ型層９な形成し、領域■側にはｎｐｎ）ラン
ジスタのベースｐ型層１０を形成するためのＢイオン打
込み（又はデポジション）・拡散な行う（第３図）。
域ｌ側にはインジェクタｐ型層８及びｎｐｎインバータ
のベースｐ型層９な形成し、領域■側にはｎｐｎ）ラン
ジスタのベースｐ型層１０を形成するためのＢイオン打
込み（又はデポジション）・拡散な行う（第３図）。
（４）つづいて領域１のｎｐｎインバータのマルチコレ
クタｎ＋型層１１．領域■のコレクタコンタクト部ｎ懺
層１２及びエミツタｎ１型層１３な形成するためのＰ（
す／）又はＡｓ（ヒ素）のイオン打込み（又はデポジシ
ョン）・拡散を行なう。さいごにコンタクトホトエッチ
後、Ａ＃（アルミニウム）を蒸着、パターニングエッチ
し、領域１においてはインジェクタ（Ｉｎｊ、）、コレ
クタ（Ｃ３゜Ｃｔ ）等の電極１４を、領域■において
はコレクタ（Ｃ）、ベース（６）、エミッタ（Ｉ！１等
の電極１４な形成すると同時に電極間な接続する配線を
完成させる（第４図）。なお、同図では図示されないが
、配線形成後全表面ＰＳＧ−ＣＶＤ又はポリイミド系樹
脂等のバックベーション絶縁膜で覆う。
クタｎ＋型層１１．領域■のコレクタコンタクト部ｎ懺
層１２及びエミツタｎ１型層１３な形成するためのＰ（
す／）又はＡｓ（ヒ素）のイオン打込み（又はデポジシ
ョン）・拡散を行なう。さいごにコンタクトホトエッチ
後、Ａ＃（アルミニウム）を蒸着、パターニングエッチ
し、領域１においてはインジェクタ（Ｉｎｊ、）、コレ
クタ（Ｃ３゜Ｃｔ ）等の電極１４を、領域■において
はコレクタ（Ｃ）、ベース（６）、エミッタ（Ｉ！１等
の電極１４な形成すると同時に電極間な接続する配線を
完成させる（第４図）。なお、同図では図示されないが
、配線形成後全表面ＰＳＧ−ＣＶＤ又はポリイミド系樹
脂等のバックベーション絶縁膜で覆う。
第５図は領域１．Ｉｔにおける拡散層の平面パターン配
置を示すものである。
置を示すものである。
以上の実施例で述べたプロセスにより製造されたＩＣに
おいて、ＩＩＬ部及びリニア部の動作特性は、第６図、
第７図に示した不純物濃度分布を参照し、下記の効果が
得られる。
おいて、ＩＩＬ部及びリニア部の動作特性は、第６図、
第７図に示した不純物濃度分布を参照し、下記の効果が
得られる。
ＩＩＬ部は低比抵抗（比較的濃度の高いｐ型）のエピタ
キシャル層にｎｐｎインバーストランジスタのベースｐ
型層が形成されるためその増幅特性（ｂ、Ｉｉ、）が良
好であり、又、温度特性もすぐれている（第６図）。
キシャル層にｎｐｎインバーストランジスタのベースｐ
型層が形成されるためその増幅特性（ｂ、Ｉｉ、）が良
好であり、又、温度特性もすぐれている（第６図）。
リニア部においては、Ｂイオン打込みな高耐圧素子に限
定することによりＢイオン打込みを行なわない他の部分
で高耐圧でない累子上で低飽和電圧Ｖｓａｔ ％：容易
に実現できる。又そのイオン打込みパターンな変えて一
部に限定することで高耐圧素子であってＶｓａｔ ｋ低
くすることも可能となった。さらに耐圧の程度にもよる
が、低比抵抗のエピタキシャルｎ層内に抵抗の島を形成
する場合に。
定することによりＢイオン打込みを行なわない他の部分
で高耐圧でない累子上で低飽和電圧Ｖｓａｔ ％：容易
に実現できる。又そのイオン打込みパターンな変えて一
部に限定することで高耐圧素子であってＶｓａｔ ｋ低
くすることも可能となった。さらに耐圧の程度にもよる
が、低比抵抗のエピタキシャルｎ層内に抵抗の島を形成
する場合に。
第８図に示すように、抵抗の島ｐ型層１５を含む近傍領
域のみＢイオン打込みによるｎ−型層７な形成し、その
周囲はＢ拡散を行わないで部分的にｎ層として残すこと
により、第９図に示すように１６部分での寄生ＭＯ８の
ＶＴＨを上げ寄生Ｍ０８な生じにくくさせることができ
る。
域のみＢイオン打込みによるｎ−型層７な形成し、その
周囲はＢ拡散を行わないで部分的にｎ層として残すこと
により、第９図に示すように１６部分での寄生ＭＯ８の
ＶＴＨを上げ寄生Ｍ０８な生じにくくさせることができ
る。
なお、第１０図は前述したように本発明と対比させるた
めにもＢイオン打込みな行わない場合の例で、この場合
は酸化膜１７上のＡｌ配線にかかる低電位によりその直
下のエピタキシャルｎ層表面に←）反転層（ｐ層）１９
を生じて抵抗とアイソレージ四ン層との間にこの寄生Ｍ
Ｏ８による電流リークが発生することを示している。
めにもＢイオン打込みな行わない場合の例で、この場合
は酸化膜１７上のＡｌ配線にかかる低電位によりその直
下のエピタキシャルｎ層表面に←）反転層（ｐ層）１９
を生じて抵抗とアイソレージ四ン層との間にこの寄生Ｍ
Ｏ８による電流リークが発生することを示している。
前記実施例で述べたような本発明では高比抵抗エピタキ
シヤル層に逆導電型の不純物イオンな補償的に打込むこ
とによって所望とする部分を高比抵抗化し１部分的に高
耐圧化することが可能となった。すなわち本発明によれ
ば既存のプロセスをそのまま利用し、その二部にイオン
打込み工程を付加するのみで工程数もほとんど変ること
がな（。
シヤル層に逆導電型の不純物イオンな補償的に打込むこ
とによって所望とする部分を高比抵抗化し１部分的に高
耐圧化することが可能となった。すなわち本発明によれ
ば既存のプロセスをそのまま利用し、その二部にイオン
打込み工程を付加するのみで工程数もほとんど変ること
がな（。
ＩＩＬ回路と高耐圧、低ｒｃｓのｎｐｎ）ランジスタを
有するリニア回路とを一つの基板上に共存させたＩＣを
製造することが可能となった。
有するリニア回路とを一つの基板上に共存させたＩＣを
製造することが可能となった。
本発明は実施例に限定されず、一つの千尋体層上で高耐
圧化な必要とする回路と高速化高周波化を必要とする回
路な共存させる場合に全て適用できるものである。
圧化な必要とする回路と高速化高周波化を必要とする回
路な共存させる場合に全て適用できるものである。
第１図から第４図は本発明によるＩＣ製造法の一実施例
プロセスを示す工程断面図。 第５図は第４図に対応する拡散パター７を示す平面図で
ある。 第６図は第４図のＡ−Ａ’切断面における不純物濃度分
布曲線図。 第７図は第４図のＢ −８’切断面における不純物濃度
分布曲線図である。 第８図は本発明の製造法により極造されたＩＣの抵抗の
島領域の例な示す平面図である。 第９図は第８図のＡ−に切断面における一部断面図。 第１０図は第９図に対応する従来例な示す一部断面図で
ある。 １・・・ｐ−型８１基板、２・・・酸化膜、３・・・ｎ
＋型埋込層、４・・・エピタキシャルｎ型８ｉ層、５・
・・アイソレージ胃ンｐ 型層、６・・・表ｍｒｍ化膜
、７・・・ｐ型不純物により補償されたｎ’ＪＪｉｌ１
層、８・・・インジェクタｐｍＭ、９・・・ｎｐｒｌイ
ンバータのベースｐＨｌｌ。 １０・・・ｎｐｎ ）ランジスタのベースｐ型層、１１
・・・マルチコレクタｎ 型層、１２・・・コレクタ
コンタクト部ｎ＋蟲層、１３・・・エミッタｎ＋掴層、
１３゜１４・・１極、１５・・・抵抗の島領域（ｐ＋型
層）、１６・・・ｎ−創層表面部、１７・・・絶縁膜、
１８・・・Ａｌ配線、１９・・・（→反転層。
、：丁−゛＼ｊた釈ｒ蕾ヤ − し
プロセスを示す工程断面図。 第５図は第４図に対応する拡散パター７を示す平面図で
ある。 第６図は第４図のＡ−Ａ’切断面における不純物濃度分
布曲線図。 第７図は第４図のＢ −８’切断面における不純物濃度
分布曲線図である。 第８図は本発明の製造法により極造されたＩＣの抵抗の
島領域の例な示す平面図である。 第９図は第８図のＡ−に切断面における一部断面図。 第１０図は第９図に対応する従来例な示す一部断面図で
ある。 １・・・ｐ−型８１基板、２・・・酸化膜、３・・・ｎ
＋型埋込層、４・・・エピタキシャルｎ型８ｉ層、５・
・・アイソレージ胃ンｐ 型層、６・・・表ｍｒｍ化膜
、７・・・ｐ型不純物により補償されたｎ’ＪＪｉｌ１
層、８・・・インジェクタｐｍＭ、９・・・ｎｐｒｌイ
ンバータのベースｐＨｌｌ。 １０・・・ｎｐｎ ）ランジスタのベースｐ型層、１１
・・・マルチコレクタｎ 型層、１２・・・コレクタ
コンタクト部ｎ＋蟲層、１３・・・エミッタｎ＋掴層、
１３゜１４・・１極、１５・・・抵抗の島領域（ｐ＋型
層）、１６・・・ｎ−創層表面部、１７・・・絶縁膜、
１８・・・Ａｌ配線、１９・・・（→反転層。
、：丁−゛＼ｊた釈ｒ蕾ヤ − し
Claims (1)
- 【特許請求の範囲】 １、一つの半導体基体に複数の第１導電型の半導体島領
域を形成し、所望素子を形成する島領域に対して第２導
亀型を示す不純物を導入し、比抵抗値を大きくしたこと
を特徴とする半導体集積回路装置の製造法。 ２、一つの半導体基体の上に複数の第１導亀型の半導体
島領域を形成し、一部の島領域にはリニア回路のための
素子を形成し、他部の島領域にはＩＩＬ回路のための素
子を形成する半導体集積回路装置の製造法において、リ
ニア回路のための素子を形成する一つ又は複数の島領域
に第２導電型を示す不純物を補償的に導入して比抵抗値
を大きくしたことを特徴とする半導体集積回路装置の製
造法。 ３、第１導亀型の半導体層をｎ型８ｉ層とし、リニア回
路のための素子を形成する島領域のうち。 特に高耐圧を必要とする部分を含む領域にボロンを特徴
する特許 導体集積回路装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127544A JPS5919365A (ja) | 1982-07-23 | 1982-07-23 | 半導体集積回路装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127544A JPS5919365A (ja) | 1982-07-23 | 1982-07-23 | 半導体集積回路装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919365A true JPS5919365A (ja) | 1984-01-31 |
Family
ID=14962628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127544A Pending JPS5919365A (ja) | 1982-07-23 | 1982-07-23 | 半導体集積回路装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919365A (ja) |
-
1982
- 1982-07-23 JP JP57127544A patent/JPS5919365A/ja active Pending
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