JPS59194230A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS59194230A JPS59194230A JP6809883A JP6809883A JPS59194230A JP S59194230 A JPS59194230 A JP S59194230A JP 6809883 A JP6809883 A JP 6809883A JP 6809883 A JP6809883 A JP 6809883A JP S59194230 A JPS59194230 A JP S59194230A
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- JP
- Japan
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- signal
- input
- cpu
- storage device
- counter
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- Pending
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- 238000000034 method Methods 0.000 description 6
- 241001499740 Plantago alpina Species 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入出力装置が主記憶装置を主処理装置の制御に
よらないでアクセスするように構成された電子計算機／
ステムに関する。
よらないでアクセスするように構成された電子計算機／
ステムに関する。
従来のダイレクトメモリアクセス方式（ＤＭＡ ）は、
主処理装置（以下ＣＰＵと略記する）−が主記憶装置を
使用していない時間のみ可能とする方式、いわゆるサイ
クルスチール方式やＣＰＵを停止させることによって主
記憶装置を解放してＤＭＡを可能とする方式、いわゆる
バースト方式、およびＣＰＵが１命令を実行するたびに
１回のＤＭＡ転送を可能とする方式などが採られている
。
主処理装置（以下ＣＰＵと略記する）−が主記憶装置を
使用していない時間のみ可能とする方式、いわゆるサイ
クルスチール方式やＣＰＵを停止させることによって主
記憶装置を解放してＤＭＡを可能とする方式、いわゆる
バースト方式、およびＣＰＵが１命令を実行するたびに
１回のＤＭＡ転送を可能とする方式などが採られている
。
しかしながら、ＣＰＵが主記憶装置を読出し／書込みす
る時間と入出力装置が主記憶装置を読出し／書込みする
時間との割合を制御することができなかった。従って、
人出刃装置は必要な回数だけ主記憶装置をアクセスでき
るとは限らなかった。
る時間と入出力装置が主記憶装置を読出し／書込みする
時間との割合を制御することができなかった。従って、
人出刃装置は必要な回数だけ主記憶装置をアクセスでき
るとは限らなかった。
従って本発明の目的は、入出力装置が主記憶装置を目的
の回数だけ読出じ／書込みできるようにした入出力制御
装置を提供することにある。
の回数だけ読出じ／書込みできるようにした入出力制御
装置を提供することにある。
本発明によれば、記憶装置と、記憶装置の読出し／書込
みを行うＣＰＵと、記憶装置をＣＰＵの制御に依らない
読出し／書込み、いわゆるダイレクト・メモリ・アクセ
スを行う入出力装置をもつ装置において、予め定められ
た時間内に入出力装置が記憶装置を読出し／書込みする
権利を得たことを示す信号を計数する計数器と、ＣＰＵ
によりアクセス回数の許容値を設定されるレジスタと、
計数器の値とレジスタの値とを比較する比較器を持ち、
予め定められた時間に比較器によって計数器に計数され
た値がレジスタに設定された値よりも小さいと判定され
た場合には、処理装置に対して、読出し／書込みする権
利を解放させる信号を送信することを特徴とする入出力
制御装置が得られる。
みを行うＣＰＵと、記憶装置をＣＰＵの制御に依らない
読出し／書込み、いわゆるダイレクト・メモリ・アクセ
スを行う入出力装置をもつ装置において、予め定められ
た時間内に入出力装置が記憶装置を読出し／書込みする
権利を得たことを示す信号を計数する計数器と、ＣＰＵ
によりアクセス回数の許容値を設定されるレジスタと、
計数器の値とレジスタの値とを比較する比較器を持ち、
予め定められた時間に比較器によって計数器に計数され
た値がレジスタに設定された値よりも小さいと判定され
た場合には、処理装置に対して、読出し／書込みする権
利を解放させる信号を送信することを特徴とする入出力
制御装置が得られる。
次に、本発明の一実施例を示す図面を参照して本発明の
詳細な説明する。
詳細な説明する。
図面において、信号２６は本実施例の回路をスタートさ
せるイニシャル信号で、ＣＰＵ２７または他の装置から
与えられる。信号２６がオンとなると、論理和ゲート９
の出力すなわち信号１３がオンとなる。信号１３はタイ
マ１のスタート端子および計数器２のリセット端子に接
続されており、タイマ２の動作中を示す信号１５をオン
、タイマ２の動作終了を示す信号１４″ｆ：オフとし、
計数器２をリセットする。信号１５は計数器２の計数イ
ネーブル端子に接続されており、信号１５がオンになる
ことによって、計数器２はＣＰＵ２７がら出力されるｌ
バス解放信号１２がオンになる回数の計数を開始する。
せるイニシャル信号で、ＣＰＵ２７または他の装置から
与えられる。信号２６がオンとなると、論理和ゲート９
の出力すなわち信号１３がオンとなる。信号１３はタイ
マ１のスタート端子および計数器２のリセット端子に接
続されており、タイマ２の動作中を示す信号１５をオン
、タイマ２の動作終了を示す信号１４″ｆ：オフとし、
計数器２をリセットする。信号１５は計数器２の計数イ
ネーブル端子に接続されており、信号１５がオンになる
ことによって、計数器２はＣＰＵ２７がら出力されるｌ
バス解放信号１２がオンになる回数の計数を開始する。
レジスタ３はアドレスバス２２とデータバス２３を介し
てＣＰＵ２７と接続され、ＣＰＵ２７によって設定され
た入出力装置の記憶装置へのアクセス回数の許容値を保
持する。計数器２の出力信号２４とレジスタ３の出力信
号２５は、それぞれ比較器４０入力信号Ｂ、Ａとなり、
比較器４は比較結果に応じてＡ）Ｂであることを示す信
号１７、またはＡ≦Ｂであることを示す信号１８のうち
どちらか一方をオンにし、他方をオフにするＯ タイマ１が所定時間の計数後動作終了信号１４をオンに
すると、信号１７がオンすなわちレジスタ３の値よルも
計数器２の値が小さい場合には論理積ゲート１１の入力
信号が２つともオンになるので論理ゲート１１はＣＰＵ
停止信号１９をオンにする。信号１８がオン、すなわち
レジスタ３の値よシも計数器２の値が大きい場合には、
論理積ゲート８の入力が２つともオンになるので、論理
和ゲート９の出力信号１３がオンとなシ、この回路をス
タート直後と同じ状態にする。
てＣＰＵ２７と接続され、ＣＰＵ２７によって設定され
た入出力装置の記憶装置へのアクセス回数の許容値を保
持する。計数器２の出力信号２４とレジスタ３の出力信
号２５は、それぞれ比較器４０入力信号Ｂ、Ａとなり、
比較器４は比較結果に応じてＡ）Ｂであることを示す信
号１７、またはＡ≦Ｂであることを示す信号１８のうち
どちらか一方をオンにし、他方をオフにするＯ タイマ１が所定時間の計数後動作終了信号１４をオンに
すると、信号１７がオンすなわちレジスタ３の値よルも
計数器２の値が小さい場合には論理積ゲート１１の入力
信号が２つともオンになるので論理ゲート１１はＣＰＵ
停止信号１９をオンにする。信号１８がオン、すなわち
レジスタ３の値よシも計数器２の値が大きい場合には、
論理積ゲート８の入力が２つともオンになるので、論理
和ゲート９の出力信号１３がオンとなシ、この回路をス
タート直後と同じ状態にする。
信号１７がオンとなることによってＣＰＵ停止信号１９
がオンになることは前述した通りであるが、ＣＰＵ停止
信号１９がオンになるとＣＰＵはアドレスバス２２およ
びデータバス２３を解放するので、バス解放信号１２は
周期的にオンとなる。
がオンになることは前述した通りであるが、ＣＰＵ停止
信号１９がオンになるとＣＰＵはアドレスバス２２およ
びデータバス２３を解放するので、バス解放信号１２は
周期的にオンとなる。
この状態はレジスタ３の値と計数器２の値が等しくなる
まで続き、信号１７がオフになることにより、ｃｐｕ停
止信号１９がオフになシ、ＣＰＵ２７は動作を再開する
。ＣＰＵ停止信号がオンからオフになったことを７リツ
プフロツプ５と６および論理積ゲート７によって検出し
、論理和ゲート９への入力となシ、この回路をスタート
直後の状態にもどる。
まで続き、信号１７がオフになることにより、ｃｐｕ停
止信号１９がオフになシ、ＣＰＵ２７は動作を再開する
。ＣＰＵ停止信号がオンからオフになったことを７リツ
プフロツプ５と６および論理積ゲート７によって検出し
、論理和ゲート９への入力となシ、この回路をスタート
直後の状態にもどる。
この回路を実質上ＣＰＵ２７に影響を及さないようにす
る為にはレジスタ３に０を設定しておけばよい。
る為にはレジスタ３に０を設定しておけばよい。
本発明は以上説明したように、ＣＰＵと入出力装置の主
記憶装置を読出し／書込みする割合を制御し、ＣＰＵと
入出力装置の処理能力を適切な割合にすることによって
、システム全体の処理能力を向上させる効果がある。
記憶装置を読出し／書込みする割合を制御し、ＣＰＵと
入出力装置の処理能力を適切な割合にすることによって
、システム全体の処理能力を向上させる効果がある。
図面は本発明の一実施例を示す図でるる。
１・・・・・・タイマ、２・・団・計数器、３・・・・
・・レジスタ、４・・・・・・比較器、５，６・・・・
・・７リツグ７０ツブ、７゜８．１１・・・・・・論理
積ゲー）、９，１０・・・・・・論理和ゲート、１２・
・・・・・バス解放信号、２２・・団・アトレア、ハ、
ｘ４．２３・・・・・・データバス、２７・・団・ｃＰ
Ｕ。
・・レジスタ、４・・・・・・比較器、５，６・・・・
・・７リツグ７０ツブ、７゜８．１１・・・・・・論理
積ゲー）、９，１０・・・・・・論理和ゲート、１２・
・・・・・バス解放信号、２２・・団・アトレア、ハ、
ｘ４．２３・・・・・・データバス、２７・・団・ｃＰ
Ｕ。
Claims (1)
- 記憶装置と、前記記憶装置の読出し／書込みを行う処理
装置と、前記記憶装置との間でダイレフ）メモリアクセ
スによってデータの授受を行う入出力装置とを有するシ
ステムにおいて、予め定められた時間内に前記入出力装
置が前記記憶装置を７２セスした回数を計数する計数器
と、前記処理装置により前記入出力装置の前記記憶装置
へのアクセス回数許容１１区を設定されるレジスタと、
前記計数器の値と前記レジスタの値とを比較する比較器
とを具備し、前記比較器によって前記計数器に計数され
た値が前記レジスタに設定された値よシも小さいと判定
された場合に１前記処理装置の前記記憶装置へのアクセ
スを禁止することを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6809883A JPS59194230A (ja) | 1983-04-18 | 1983-04-18 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6809883A JPS59194230A (ja) | 1983-04-18 | 1983-04-18 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59194230A true JPS59194230A (ja) | 1984-11-05 |
Family
ID=13363920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6809883A Pending JPS59194230A (ja) | 1983-04-18 | 1983-04-18 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59194230A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008059860A (ja) * | 2006-08-30 | 2008-03-13 | Tokai Rika Co Ltd | 照明装置 |
| JP2009140482A (ja) * | 2007-10-30 | 2009-06-25 | Twinhead Internatl Corp | 接触制御入力装置および同様のコンピュータ装置一式 |
-
1983
- 1983-04-18 JP JP6809883A patent/JPS59194230A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008059860A (ja) * | 2006-08-30 | 2008-03-13 | Tokai Rika Co Ltd | 照明装置 |
| JP2009140482A (ja) * | 2007-10-30 | 2009-06-25 | Twinhead Internatl Corp | 接触制御入力装置および同様のコンピュータ装置一式 |
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