JPS5919647B2 - アナログ・デジタル変換器 - Google Patents

Description

【発明の詳細な説明】 本発明は、逐次比較型レジスタを有する逐次比較型のア
ナログ・デジタル変換器に関する。

通常、逐次比較型レジスタは複数のフリップ・フロップ
（以下ＦＦと略す）回路からなる。

尚、本明細書中、ＦＦなる語は２安定マルチバイブレー
タの最小構成単位を意味し、ＦＦ回路はＦＦに他の素子
又は回路を付加したものを意味するものとする。

第１及び第２図に夫々一対のノア・ゲート及びアンド・
ゲートを用いた従来ＯＦＦを示す。

これらのＦＦの伝播遅延時間（以下Ｔｐｄと略す）は、
一方の素子の出力が他方の素子の入力となっているので
、１個のノア又はアンド・ゲートのＴｐｄの２倍となる
。

したがって、第１又は第２図に示すＦＦを用いて逐次比
較型アナログ・デジタル（以下Ａ／Ｄ と略す）変換器
の逐次比較型レジスタを構成した場合には、個々ＯＦＦ
のＴｐｄがＷ変換器の変換時間に直接加算さｔ、入力信
号の周波数を制限するという欠点かめる。

更に、第１及び第２図の従来ＯＦＦの電力消費量は、轟
然のことながら、１個のノア又はアンド・ゲートの電力
消費量の２倍である。

特に、エミッタ結合型論理（以下ＥＣＬと略す）ＯＦＦ
は、’ｒｐｄが短かい反面、電力消費量が大きいので、
多くのＥＣＬ −ＦＦを用いた論理回路では全体の電力
消費量が設計の際問題となる。

この問題の一解決法として単一のゲートにより構成した
ＦＦを利用することが考えられる。

第３及び第４図にその単一ゲートで構成したＦＦを示す
。

第３図のＦＦはＥＣＬのアンド・ゲート１０を使用した
ものである。

ＥＣＬのアンド・ゲート１０は反転リセット（Ｒ）端子
１２及びワイヤード・オア・ゲート１４（即ち、単なる
信号線路の接続点）の出力端子を介して２種の入力信号
を受は取る。

ワイヤード・オア・ゲート１４は、抵抗器２０を介して
接地するアンド・ゲート１０の非反転出力端子１８及び
セット（Ｓ）端子１６から入力信号を受は取る。

尚、抵抗器２０はＥＣＬアンド・ゲート１０の出力段の
エミッタ・フォロワ・トランジスタのエミッタ抵抗器と
して作用する。

また第３図ＯＦＦの入力及び出力端子に接続する回路ば
ＥＣＬ回路であるので、信号線路の共通接続点は全てワ
イヤード・オア・ゲートとして働匂尚、Ｑ端子が必要な
らば、図示したように、アンド・ゲート１００反転出力
端子２２を設けることもできる。

ゲート１０がＥＣＬ・アンド・ゲートの場合は、第３図
に示すＦＦの動作は下に示す真理値表のようになる。

したがって、この場合の動作は、従来のＲ−８・ＦＦの
動作と同一である。

尚、上表の＊印は不安定状態を示しこの状態は、セット
又はリセット入力信号が論理「０」に戻れば解除される
。

入力端子１６は出力端子１８に直結していると共に総て
の接続点はワイヤード・オア・ゲートとして働くので、
セット信号なＦＦに印加した場合、即ち端子１２及び１
６に夫々論理「１」を印加した場合、端子１８の出力Ｑ
が論理「０」から１１」に変化するＴｐｄは略０である
。

一方、Ｑ出力端子２２が論理「１」から「０」に変化す
る時間はアンド・ゲート１０のＴｐｄだけ遅延する。

リセット信号がＦＦに印加される場合、即ち入力端子１
２及び１６に夫々論理「０」が印加される場合は、Ｑ及
びＱ出力端子１８及び２２で得られる信号の遅延は共に
アンド・ゲート１０のＴｐｄとなる。

尚、ここで端子１６及び１８は直結しているが、セット
端子１６が論理「ｌ」から「０」に変化したとき、アン
ド・ゲート１０の出力は依然論理「１」を保持している
ため、アンド・ゲート１０の出力端におけるワイヤード
・オア・ゲートの働きにより出力端子１８も論理「１」
を保持し、アンドゲート１０のＴｐｄの後、論理「０」
に反転する。

即ち、Ｑ出力端子１８において、セットの場合はＴｐｄ
はＯとなり、リセットの場合は第１及び第２図に示すＦ
Ｆの半分のＴｐｄである。

第４図は、ＴＴＬオア・ゲート２４を使用した単一ゲー
ト型ＦＦの例である。

ＴＴＬ（）ランリスタ・トランジスタ・ロジック）オア
・ゲート２４は、リセット端子２６及びワイヤード・ア
ンド・ゲート２８から夫々入力信号を受は取る。

反転セット（Ｓ）端子３０及びオア・ゲート２４の非反
転出力端子はワイヤード・アンド・ゲート２８に接続し
、端子３２は抵抗器３４を介して正電圧源に接続してい
る。

オア・ゲート２４はオープンド・コレクタ・タイプであ
るので、抵抗器３４がオア・ゲート２４の出力トランジ
スタのコレクタ抵抗器として作用する。

また第４図ＯＦＦの入力及び出力端子に接続する回路は
ＴＴＬ回路であるので、信号線路の共通接続点は全てワ
イヤード・アンド・ゲートとして働く。

出力端子３２ば、オア・ゲート２４の非反転出力端子に
接続したＦＦのＱ端子であるが、オア・ゲート２４０反
転出力が必要であれば第３図に示すように反転出力端子
を設ければよい。

この単一ゲート型ＦＦにおいても、リセット状態からセ
ット状態へのＴｐｄ、即ち端子２６．３０及び３２が論
理「１」の状態から、入力端子２６及び３０に夫々論理
「Ｏ」を印加してＱ出力端子３２が論理「０」に変化す
るＴｐｄは、端子３０及び３２が直結し且つ信号線路の
共通接続点がワイヤード・アンド・ゲートとして作用す
るので略Ｏとなる。

しかし、Ｑ出力端子３２が論理「０」から「１」に変化
、即ちリセットされる場合のＴｐｄはオア・ゲート２４
のＴｐｄと等しくなる。

その他の動作は第３図ＯＦＦと類似しているので詳細は
省く。

ところで、逐次比較型Ａ／ＩＩ： 変換器においては。

逐次比較型レジスタの設定値に応じたアナログ基準信号
を出力するＤ／Ａ変換器の出力を未知のアナログ入力信
号と比較する比較器の出力に応じて対応するＦＦをリセ
ットするか又はセット状態のまま保持する。

この場合、レジスタを構成するＦＦを順次走査するパル
ス信号と比較器の出力との論理積をとるアンド・ゲート
がＦＦの前段に必要となる。

したがって、このゲートのＴｐｄがＦＦのリセットある
・いはセット動作のＴｐｄに加算されることになる。

これは、逐次比較型Ａ／Ｄ変換器の変換速度を制限する
原因となる。

したがって本発明の目的シま、変換速度の改善されたＡ
／Ｄ変換器の提供にある。

第５図は１本発明によるＡ／Ｄ変換器に使用するＦＦ回
路の回路図である。

アンド・ゲート１０、反転リセット（Ｒ）端子１２、ワ
イヤード・オア・ゲート１４、Ｑ出力端子１８、及び抵
抗器２０は第３図に同一番号で示した素子と同じである
。

ワイヤード・オア・ゲート１４は第１セット番号Ｓ１を
ダイオード４０を介して端子３８から受は取り、第２セ
ツト信号Ｓ２をノア・ゲート３６から受は取る。

ノア・ゲート３６は反転付勢（ＥＮＡＢＬＥ）信号及び
反転データ（ＤＡＴＡ）信号を夫々端子４２及び４４を
介して受は取る。

第５図に示すＦＦ回路は、付勢信号及びデータ信号の双
方、又は第１セツト信号Ｓ１が印加されるとセットされ
る。

即ち、出力信号Ｑが論理「０」から「ｌ」に変化する。

ここで注目すべきことは、ゲート１０により構成された
ＦＦの入力端子１６にゲート３６が接続されているので
、このＦＦ回路のゲート３６を介してのセット動作のＴ
ｐｄはリセット動作のＴｐｄと略等しい１ゲ一ト分のＴ
ｐｄで済むということである。

即ち、ＦＦの前段にゲートを接続したにも拘らず、ＦＦ
回路全体のセット及びリセット動作のＴｐｄはいずれも
１ゲ一ト分である。

このことは、後述する本発明の逐次比較型Ａ／Ｄ変換器
の変換速度の向上に重要な意味をもつ。

このＦＦ回路は更に、ワイヤード・オアの性質を利用し
て複数のセット信号を単にワイヤを接続するのみでＴｐ
ｄ零で論理和をとることができる。

尚。Ｑ出力信号端子が必要であればアンド・ゲート１０
に反転出力端子を設ければよく、ノア・ゲート３６は他
のゲートで置換してもよい。

第４図に示すＦＦについても同様にＦＦ回路を構成でき
ることは明らかである。

第５図に示したＦＦ回路は、モトローラ社製のＭＣ１０
１３１型ＦＦ回路と同様の動作をするものである。

例えば、アンド・ゲート１０及びノア・ゲート３６に夫
々モトローラ社製のＭＣ１０１０４及びＭＣ１０１０２
型ゲ一ト回路を用いれば、第５図のＦＦの電源電流はＭ
Ｃ１０１３１型ＦＦの場合の約半分となり、消費電力を
大幅に低減できる。

第６図は上述の単一ゲート型ＦＦを効果的に利用したＦ
Ｆ回路を複数個用いて構成した逐次比較型レジスタ（Ｆ
Ｆ回路６２０〜６２９）を具えた本発明による逐次比較
型のＡ／Ｄ変換器の一実施例な示すブロック図である。

ＦＦ回路６２０は第５図のＦＦ回路の８１端子３８がな
くノア・ゲート３６の負入力のアンド・ゲートとなった
ものであり、ＦＦ回路６２１〜６２８は第５図のＦＦ回
路のノア・ゲート３６が負入力のアンド・ゲートとなっ
たものであり、ＦＦ回路６２９は第３図のＦＦにダイオ
ードを付加したものである。

従来、逐次比較型Ａ／Ｄ変換器においては、確定しよう
とするビットに対応するｌｌｉ’ＦをセットしくこのＦ
Ｆより下位のＦＦは総てリセット状態にしておく）、Ｄ
／Ａ変換器の基準アナログ出力と入力アナログ信号とを
比較し、入力信号が基準信号より大きい場合、このＦＦ
をセット状態のまま維持し、逆の場合にはリセットする
ようにしている。

しかしＥＣＬアンド・ゲートによるＦＦを利用した本発
明のＡ／Ｄ変換器においては、従来とは逆に確定しよう
とするビットに対応するＦＦをリセットしくこのＦＦよ
り下位ＯＦＦは総てセット状態にしておく）、Ｄ／Ａ変
換器の基準アナログ出力と入力アナログ信号とを比較し
、入力信号が基準信号より大きい場合、このビットに対
応するＦＦをセットし、小さい場合はリセット状態のま
ま維持するようにしている。

この方式の場合、Ｄ／Ａ変換器から出力される基準アナ
ログ信号が最下位ビットに対応する分だけ小さくなるが
、従来と同等精度の結果が得られる。

以下、第６図のＡ／Ｄ変換器の動作の概略について説明
する。

リセット信号が端子５２に印加されると、カウンタ５８
及びＦＦ回路６２０はリセットされ、ＦＦ回路６２１〜
６２９はセットされる。

よってＤ／Ａ変換器６４からデジタル出力データの最上
位のビットに略相尚するブツシュ・プルのアナログ信号
が発生する。

比較器６８は、端子５０から遅延回路６６を経て印加さ
れるクロック信号により付勢されている期間、入力端子
５４からの入力アナログ信号とＤ／Ａ変換器６４からの
アナログ信号を、比較し最上位のピッ伴を決定する。

次にクロック端子５０にクロック信号が印加すると、デ
コーダ６０は端子Ｙ。

にのみ論理「０」を出力するので、ＦＦ回路６２０のセ
ット端子は付勢され次のＦＦ回路６２１がリセットされ
る。

入力端子５４へのアナログ入力信号がＤ／Ａ変換器６４
の出力より大きい場合は、ライン７２上の論理レベルが
「０」となり、ＦＦ回路６２０をセットする。

またその逆の場合は、ライン７２上の論理レベルが「ｌ
」となり、ＦＦ回路６２０はリセット状態を維持する。

このようにして、最上位のビットのデジタル・データは
ＦＦ回路６２０に保持され、同時に緩衝増幅器７０を経
て出力端子５６から外部に取り出される。

次いで、Ｄ／Ａ変換器６４はＦＦ回路６２０及び６２９
の出力に応じた第２アナログ信号を発生する。

このアナログ信号は入力端子５４に印加されている入力
アナログ信号と比較される。

第２のクロック信号が端子５０に印加されるとデコーダ
６０はＦＦ回路６２１を付勢しＦＦ回路６２２をリセッ
トするために端子Ｙ１にのみ論理「０」を発生する。

若し入力端子５４のアナログ信号がＤ／Ａ変換器６４の
第２アナログ出力よりも大きければ、ＦＦ回路６２１は
セットされ、その逆の状態ならばＦＦ回路６２１はリセ
ットを維持する。

このようにして、第２最上位ビットのデジタル・データ
がＦＦ回路６２１に蓄積されると共に出力端子５６から
取り出される。

以下、上述と同様の動作が第２最下位ビットに対応する
ＦＦ回路まで繰返される。

伺、実施例においては出力端子５６から直列にデータを
出力する方式なのでＦＦ回路６２９は基準アナログ信号
を生成するためだけに使用され、最下位ビットのデジタ
ル・データを保持する目的には使われていない。

勿論、ＦＦ回路６２９をＦＦ回路６２１〜６２８と同様
構成にし、並列データをレジスタから取出すようにして
もよい。

Ａ／Ｄ変換器の動作はクロック端子５０に供給されるク
ロック信号にしたがって行なわれ、１回のＡ／Ｄ変換は
そのビット数分の連続したクロック・パルスにより完了
する。

このクロック信号の周波数は、ＦＦ回路のＴｐｄ、Ｄ／
Ａ変換器の変換時間草び比較器６８の遅延時間等により
制限される。

よって、これらの要因の１つ、ＦＦ回路のＴｐｄを小さ
くすることによりＡ／Ｄ変換器の変換速度が改善できる
。

実施例において、デコーダ６０の出力パルスはＦＦ前段
のゲートを付勢して対応するＦＦの状態を比較器６８の
出力に応じて確定すると共に、次のＦＦをリセットする
。

この動作に要するＴｐｄは１ゲ一ト分である。

もし、ＦＦ前段のゲートをリセット端子側に接続し従来
の方式でレジスタの制御を行なったとすれば１次のＦＦ
のセットにはＴｐｄは零であるが、対応するＦＦのリセ
ット動作は前段のゲートを介して行なうことになるので
、２ゲ一ト分のＴｐｄを要する。

動作速度の遅い方に、クロック信号の周波数を適合させ
る必要があるので、この場合ＦＦ回路のＴｐｄを２ゲ一
ト分のＴｐｄとしてクロック周波数を定めなければなら
ない。

しかしながら、本発明のＡ／Ｄ変換器においては、上述
の如〈従来と異なるレジスタ制御方式を採用し、第５図
に示すＦＦ回路を利用可能とした。

これにより各ＦＦ回路に訃けるＴｐｄは半減される。

この分だけクロック周波数を高くできる。この遅延時間
の差は各ＦＦ回路において生じるので、Ａ／Ｄ変換器の
ビット数が大きいほど効果が大となる。

以上の如く１本発明によれば、単一ゲート型ＦＦのセッ
ト入力のＴｐｄが零であることに着目し、ＦＦの前段の
ゲートをセット入力端子に接続し第５図の如きＦＦ回路
を構成すると共に、比較器６８の出力に応じて各ＦＦを
セットするか又はリセット状態のままに保持するように
レジスタ制御を行なうので、ＦＦの前段にゲートを設け
たにも拘らずＦＦ回路全体のセット及びリセット動作の
いずれもｌゲート分のＴｐｄで済み、レジスタ全体の遅
延時間は半減する。

これによりＡ／Ｄ変換器の変換速度が向上する。

特にビット数の大きい（実施例ではｌＯピッ））Ａ／Ｄ
変換器においてこの効果は顕著となるので変換速度を損
うことなく分解能も向上させることが可能となる。

このように本発明のＡ／Ｄ変換器は、単に単一ゲート型
ＦＦを使用したことにより変換時間を改善するだけでな
く、その前段のゲートとの組合せ、及びそれらにより構
成される逐次比較型レジスタの制御方式を工夫したので
単一ゲート型ＦＦの利点を効果的に活用することができ
Ａ／Ｄ変換器の変換速度の大幅な向上を可能にするもの
である。

レジスタの初期化は、ワイヤード・オアまたはワイヤー
ド・アンド・ゲートを利用して行なえるので余分なゲー
トを必要としない。

そのＴｐｄも零である。

ゲート数が少なくて済むので消費電力が軽減される管種
々の実用的効果が得られる。

【図面の簡単な説明】

第１及び第２図は従来のＦＦの回路図、第３及び第４図
は従来の単一ゲート型ＦＦの回路図、第５図は本発明の
Ａ／Ｄ変換器に使用するＦＦ回路の回路図、第６図は本
発明のＡ／Ｄ変換器の一実施例の回路図である。 図中、１０，２４は第１のゲート素子、３６は第２のゲ
ート素子、６２０〜６２９はＦＦ回路を示す。

Claims (1)

【特許請求の範囲】
1. １ 複数のフリップフロップ回路（以下ＦＦ回路という
   ）からなるレジスタと、該レジスタのデジタル出力を受
   けるデジタル・アナログ変換器と、アナログ入力信号及
   び上記デジタル・アナログ変換器のアナログ出力信号を
   比較する比較器と、上記複数ＯＦＦ回路に順次駆動パル
   スを供給するパルス発生手段とを具え、上記比較器の出
   力に応じて順次上記ＦＦ回路の状態を制御しデジタル出
   力の最上位ビットから最下位ビットまでを決定していく
   逐次比較型のアナログ・デジタル変換器において、少な
   くとも最上位ビットから第２最下位ビットに対応する上
   記ＦＦ回路は、夫々２入力端子の一方をセット入力端子
   、他方をリセット入力端子とし且つ出力端子を上記セッ
   ト入力端子に接続した第１のゲート素子と、上記パルス
   発生手段の駆動パルス及び上記比較器の出力を受は上記
   セット入力端子に出力を供給する第２ゲート素子とによ
   り構成し、アナログ・デジタル変換に際し、第２最上位
   ビット乃至最下位ビットに対応する上記ＦＦ回路をセッ
   トすると共に最上位ビットに対応する上記ＦＦ回路をリ
   セットした後、上記比較器の出力に応じて最上位ビット
   に対応した上記ＦＦ回路から順次者ＦＦ回路の状態を決
   定する動作と共に次ＯＦＦ回路をリセットする動作を上
   記駆動パルスにしたがって少なくとも第２最下位ビット
   に対応したＦＦ回路まで繰返すようにしたアナログ・デ
   ジタル変換器。