JP3225821B2 - パルス幅選択信号出力装置 - Google Patents
パルス幅選択信号出力装置Info
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- JP3225821B2 JP3225821B2 JP01143896A JP1143896A JP3225821B2 JP 3225821 B2 JP3225821 B2 JP 3225821B2 JP 01143896 A JP01143896 A JP 01143896A JP 1143896 A JP1143896 A JP 1143896A JP 3225821 B2 JP3225821 B2 JP 3225821B2
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Description
【０００１】
【発明の属する技術分野】本発明はパルス幅を選択でき
るパルス幅選択信号出力装置に関するものである。
るパルス幅選択信号出力装置に関するものである。
【０００２】
【従来の技術】以下に従来のパルス幅選択信号出力装置
の一例について、図３および図４を参照しながら説明す
る。図３はこの装置の構成を示す回路図であり、図４は
その動作波形図である。
の一例について、図３および図４を参照しながら説明す
る。図３はこの装置の構成を示す回路図であり、図４は
その動作波形図である。
【０００３】図３に示すように、この装置は、バイナリ
ーカウンタ１と、デコーダ２〜４と、ＮＡＮＤゲート回
路５〜８で構成されたセレクタ回路９と、Ｄ−フリップ
フロップ回路１０、およびＲ−Ｓラッチ回路１１で構成
された波形整形回路１２とを備える。
ーカウンタ１と、デコーダ２〜４と、ＮＡＮＤゲート回
路５〜８で構成されたセレクタ回路９と、Ｄ−フリップ
フロップ回路１０、およびＲ−Ｓラッチ回路１１で構成
された波形整形回路１２とを備える。
【０００４】バイナリーカウンタ１は、クロック信号入
力端子１３から印加されるクロック信号ａをカウント
し、リセット信号入力端子１４からのリセット信号ｂで
そのカンウト値がリセットされる。
力端子１３から印加されるクロック信号ａをカウント
し、リセット信号入力端子１４からのリセット信号ｂで
そのカンウト値がリセットされる。
【０００５】デコーダ２〜４は、バイナリーカウンタ１
のカウント値をデコードして、対応するセレクタ回路９
のＮＡＮＤゲート回路５〜７の一方の入力端子にそれぞ
れの出力信号ｃ〜ｅを供給する。
のカウント値をデコードして、対応するセレクタ回路９
のＮＡＮＤゲート回路５〜７の一方の入力端子にそれぞ
れの出力信号ｃ〜ｅを供給する。
【０００６】セレクタ回路９は、選択端子１５〜１７か
らＮＡＮＤゲート回路５〜７の他方の入力端子にそれぞ
れ供給される選択信号ｆ〜ｈに応じて、デコーダ２〜４
によるデコード出力信号ｃ〜ｅのうちの一つを選択し、
それを波形整形回路１２のＤ−フリップフロップ回路１
０の一方の入力端子に供給する。
らＮＡＮＤゲート回路５〜７の他方の入力端子にそれぞ
れ供給される選択信号ｆ〜ｈに応じて、デコーダ２〜４
によるデコード出力信号ｃ〜ｅのうちの一つを選択し、
それを波形整形回路１２のＤ−フリップフロップ回路１
０の一方の入力端子に供給する。
【０００７】波形整形回路１２は、Ｄ−フリップフロッ
プ回路１０が、セレクタ回路９で選ばれたデコード出力
信号と他方の入力端子に印加されるクロック信号ａとに
応じて信号ｉを出力し、Ｒ−Ｓラッチ回路１１の一方の
端子に供給する。
プ回路１０が、セレクタ回路９で選ばれたデコード出力
信号と他方の入力端子に印加されるクロック信号ａとに
応じて信号ｉを出力し、Ｒ−Ｓラッチ回路１１の一方の
端子に供給する。
【０００８】Ｒ−Ｓラッチ回路１１は、Ｄ−フリップフ
ロップ回路１０の出力信号ｉと、他方の入力端子に供給
されるリセット信号ｂとによって出力信号ｊを出力端子
１８に発生する。この出力信号ｊは、リセット信号ｂか
らＤ−フリップフロップ回路１０の出力信号ｉまでと等
しい間の幅をもつ信号となる。
ロップ回路１０の出力信号ｉと、他方の入力端子に供給
されるリセット信号ｂとによって出力信号ｊを出力端子
１８に発生する。この出力信号ｊは、リセット信号ｂか
らＤ−フリップフロップ回路１０の出力信号ｉまでと等
しい間の幅をもつ信号となる。
【０００９】上述の動作について図４を参照してさらに
詳細に述べる。バイナリーカウンタ１は、まずはじめの
リセット信号ｂでリセットされ、次のリセット信号が印
加されるまでの間、クロック信号ａをカウントする。デ
コーダ２〜４は、それぞれバイナリーカウンタ１のカウ
ント値Ａ，Ｂ，Ｃをデコードして出力信号ｃ，ｄ，ｅを
発生する。ここで、デコード出力信号ｃ，ｄ，ｅは、そ
の波形が必ずしも図示したようなパルス波形に限られる
ものでなく、リセット信号ｂの到来後にカウント値Ａ，
Ｂ，Ｃでそれぞれ最初の出力が得られるものであればよ
い。
詳細に述べる。バイナリーカウンタ１は、まずはじめの
リセット信号ｂでリセットされ、次のリセット信号が印
加されるまでの間、クロック信号ａをカウントする。デ
コーダ２〜４は、それぞれバイナリーカウンタ１のカウ
ント値Ａ，Ｂ，Ｃをデコードして出力信号ｃ，ｄ，ｅを
発生する。ここで、デコード出力信号ｃ，ｄ，ｅは、そ
の波形が必ずしも図示したようなパルス波形に限られる
ものでなく、リセット信号ｂの到来後にカウント値Ａ，
Ｂ，Ｃでそれぞれ最初の出力が得られるものであればよ
い。
【００１０】これらデコード出力信号ｃ〜ｅのうちの一
つを、選択端子１５〜１７からＮＡＮＤゲート回路５〜
７に供給する信号ｆ〜ｈのレベルを“Ｈｉ”または“Ｌ
ｏ”とすることによって選ぶ。一例として、出力信号ｃ
〜ｅのうちの信号ｄを選ぶときには、たとえば、選択端
子１６に印加する選択信号ｇを“Ｈｉ”レベルとし、他
の選択端子１５，１７に印加する選択信号ｆ，ｈを“Ｌ
ｏ”レベルとする。選択されたデコード出力信号ｄを波
形整形回路１２のＤ−フリップフロップ回路１０の入力
端子Ｄに印加し、また、クロック信号ａをその入力端子
ＣＫに供給することによって、Ｄ−フリップフロップ回
路１０は、反転出力端子に、バイナリーカウンタ１によ
るカウント値がＢとなったときに、それに同期したトレ
イリングエッジを有する出力信号ｉを発生する。この出
力信号ｉをＲ−Ｓラッチ回路１１のセット信号とし、リ
セット信号ｂをそのリセット信号とすることによって、
Ｒ−Ｓラッチ回路１１はその反転出力端子から出力信号
ｊを発生する。出力信号ｊは、カウント開始直前のリセ
ット信号ｂからカウント値Ｂまでの期間“Ｈｉ”レベル
のパルス信号となる。ここで、選択端子１５〜１７に印
加する選択信号ｆまたは同ｈのレベルを“Ｈｉ”とする
ことで、トレイリングエッジをカウント値Ａまたは同Ｃ
に同期させることができる。したがって、出力端子１８
に得られる出力信号ｊには、選択端子１５〜１７への選
択信号ｆ〜ｈの信号レベルによって３種類のパルス幅の
出力信号とすることができる。
つを、選択端子１５〜１７からＮＡＮＤゲート回路５〜
７に供給する信号ｆ〜ｈのレベルを“Ｈｉ”または“Ｌ
ｏ”とすることによって選ぶ。一例として、出力信号ｃ
〜ｅのうちの信号ｄを選ぶときには、たとえば、選択端
子１６に印加する選択信号ｇを“Ｈｉ”レベルとし、他
の選択端子１５，１７に印加する選択信号ｆ，ｈを“Ｌ
ｏ”レベルとする。選択されたデコード出力信号ｄを波
形整形回路１２のＤ−フリップフロップ回路１０の入力
端子Ｄに印加し、また、クロック信号ａをその入力端子
ＣＫに供給することによって、Ｄ−フリップフロップ回
路１０は、反転出力端子に、バイナリーカウンタ１によ
るカウント値がＢとなったときに、それに同期したトレ
イリングエッジを有する出力信号ｉを発生する。この出
力信号ｉをＲ−Ｓラッチ回路１１のセット信号とし、リ
セット信号ｂをそのリセット信号とすることによって、
Ｒ−Ｓラッチ回路１１はその反転出力端子から出力信号
ｊを発生する。出力信号ｊは、カウント開始直前のリセ
ット信号ｂからカウント値Ｂまでの期間“Ｈｉ”レベル
のパルス信号となる。ここで、選択端子１５〜１７に印
加する選択信号ｆまたは同ｈのレベルを“Ｈｉ”とする
ことで、トレイリングエッジをカウント値Ａまたは同Ｃ
に同期させることができる。したがって、出力端子１８
に得られる出力信号ｊには、選択端子１５〜１７への選
択信号ｆ〜ｈの信号レベルによって３種類のパルス幅の
出力信号とすることができる。
【００１１】
【発明が解決しようとする課題】このようなパルス幅選
択信号出力装置において、出力端子１８に得られる出力
信号ｊのパルス幅を可変にしようとすると、希望する幅
の種類に応じた数のデコーダが必要となり、さらにこの
希望する数の選択端子を必要とした。
択信号出力装置において、出力端子１８に得られる出力
信号ｊのパルス幅を可変にしようとすると、希望する幅
の種類に応じた数のデコーダが必要となり、さらにこの
希望する数の選択端子を必要とした。
【００１２】本発明は、簡単な回路構成で、選択端子の
個数を２の指数とした数のパルス幅選択出力信号を得る
ことができ、とりわけ集積化において少ない素子数でパ
ルス幅を可変とすることができるパルス信号出力装置を
提供することを課題とする。
個数を２の指数とした数のパルス幅選択出力信号を得る
ことができ、とりわけ集積化において少ない素子数でパ
ルス幅を可変とすることができるパルス信号出力装置を
提供することを課題とする。
【００１３】
【課題を解決するための手段】本発明のパルス幅選択信
号出力装置は、上記課題を解決するために、リセット信
号入力端子およびクロック信号入力端子を有し、このリ
セット信号によってリセットされるバイナリーカウンタ
と、バイナリーカウンタのカウント値出力をデコードす
るデコーダと、バイナリーカウンタからデコーダに供給
されているビットのうちの最下位ビットより低いビット
出力が一方の入力端子に供給される複数のイクスクルー
シブＯＲゲート回路と、複数のイクスクルーシブＯＲゲ
ート回路の他方の入力端子に信号を供給するための複数
の選択入力端子と、イクスクルーシブＯＲゲート回路の
出力およびデコーダの出力の論理積出力を出力するＡＮ
Ｄゲート回路と、Ｄ入力端子にＡＮＤゲート回路による
論理積出力が供給され、クロック信号入力端子にクロッ
ク信号が供給されるＤ−フリップフロップ回路と、一方
の入力端子にＤ−フリップフロップ回路の出力が供給さ
れ、他方の入力端子にリセット信号が供給されるＲ−Ｓ
ラッチ回路と、このＲ−Ｓラッチ回路の出力が供給され
る出力端子とを備える。
号出力装置は、上記課題を解決するために、リセット信
号入力端子およびクロック信号入力端子を有し、このリ
セット信号によってリセットされるバイナリーカウンタ
と、バイナリーカウンタのカウント値出力をデコードす
るデコーダと、バイナリーカウンタからデコーダに供給
されているビットのうちの最下位ビットより低いビット
出力が一方の入力端子に供給される複数のイクスクルー
シブＯＲゲート回路と、複数のイクスクルーシブＯＲゲ
ート回路の他方の入力端子に信号を供給するための複数
の選択入力端子と、イクスクルーシブＯＲゲート回路の
出力およびデコーダの出力の論理積出力を出力するＡＮ
Ｄゲート回路と、Ｄ入力端子にＡＮＤゲート回路による
論理積出力が供給され、クロック信号入力端子にクロッ
ク信号が供給されるＤ−フリップフロップ回路と、一方
の入力端子にＤ−フリップフロップ回路の出力が供給さ
れ、他方の入力端子にリセット信号が供給されるＲ−Ｓ
ラッチ回路と、このＲ−Ｓラッチ回路の出力が供給され
る出力端子とを備える。
【００１４】これにより、一つのデコーダによって、選
択端子の数が３であれば、８（＝２ 3）通りのパルス幅
を選択して出力することが可能となる。
択端子の数が３であれば、８（＝２ 3）通りのパルス幅
を選択して出力することが可能となる。
【００１５】
【発明の実施の形態】以下本発明の実施の形態の一例に
ついて、図面を参照しながら説明する。図１はこの例の
回路図であり、図２はその動作波形図である。なお、図
１において、図３に示した装置の構成要素と対応するも
のには同じ符号を付している。
ついて、図面を参照しながら説明する。図１はこの例の
回路図であり、図２はその動作波形図である。なお、図
１において、図３に示した装置の構成要素と対応するも
のには同じ符号を付している。
【００１６】バイナリーカウンタ１は、クロック信号入
力端子１３からのクロック信号ａをカウントし、リセッ
ト信号入力端子１４からのリセット信号ｂによってリセ
ットされる。デコーダ１９は、バイナリーカウンタ１の
カウント値Ａをデコードし、デコード出力ｃを発生す
る。タイミングセレクタ２０は、複数のイクスクルーシ
ブＯＲゲート回路２１〜２３と、ＡＮＤゲート回路２４
とで構成される。イクスクルーシブＯＲゲート回路２１
〜２３の一方の入力端子には、デコーダ１９がデコード
しているバイナリーカウンタ１の最下位ビットよりも低
いビット出力Ｑｌ，Ｑｍ，Ｑｎがそれぞれ供給され、ま
た、それらの他方の入力端子には選択端子１５〜１７に
印加されている入力信号ｆ，ｇ，ｈがそれぞれ供給され
る。ＡＮＤゲート回路２４はこれらイクスクルーシブＯ
Ｒゲート回路２１〜２３の出力とデコーダ１９の出力ｃ
との論理積をとって、タイミングセレクタ２０の出力と
する。波形整形回路１２はＤ−フリップフロップ回路１
０とＲ−Ｓラッチ回路１１とで構成される。Ｄ−フリッ
プフロップ回路１０のクロック信号入力端子にはクロッ
ク信号入力端子１３からのクロック信号ａが、また、Ｄ
入力端子にはタイミングセレクタ２０の出力信号がそれ
ぞれ供給される。Ｒ−Ｓラッチ回路１１の一方の入力端
子にはリセット信号入力端子１４からのリセット信号
が、また、他方の入力端子にはＤ−フリップフロップ回
路１０の出力信号ｉがそれぞれ供給される。Ｒ−Ｓラッ
チ回路１１の出力端を出力端子１８に接続して出力信号
ｊを取り出し、リセット信号ｂによってＤ−フリップフ
ロップ回路１０の出力信号ｉの間の幅をもつパルス信号
を得る。
力端子１３からのクロック信号ａをカウントし、リセッ
ト信号入力端子１４からのリセット信号ｂによってリセ
ットされる。デコーダ１９は、バイナリーカウンタ１の
カウント値Ａをデコードし、デコード出力ｃを発生す
る。タイミングセレクタ２０は、複数のイクスクルーシ
ブＯＲゲート回路２１〜２３と、ＡＮＤゲート回路２４
とで構成される。イクスクルーシブＯＲゲート回路２１
〜２３の一方の入力端子には、デコーダ１９がデコード
しているバイナリーカウンタ１の最下位ビットよりも低
いビット出力Ｑｌ，Ｑｍ，Ｑｎがそれぞれ供給され、ま
た、それらの他方の入力端子には選択端子１５〜１７に
印加されている入力信号ｆ，ｇ，ｈがそれぞれ供給され
る。ＡＮＤゲート回路２４はこれらイクスクルーシブＯ
Ｒゲート回路２１〜２３の出力とデコーダ１９の出力ｃ
との論理積をとって、タイミングセレクタ２０の出力と
する。波形整形回路１２はＤ−フリップフロップ回路１
０とＲ−Ｓラッチ回路１１とで構成される。Ｄ−フリッ
プフロップ回路１０のクロック信号入力端子にはクロッ
ク信号入力端子１３からのクロック信号ａが、また、Ｄ
入力端子にはタイミングセレクタ２０の出力信号がそれ
ぞれ供給される。Ｒ−Ｓラッチ回路１１の一方の入力端
子にはリセット信号入力端子１４からのリセット信号
が、また、他方の入力端子にはＤ−フリップフロップ回
路１０の出力信号ｉがそれぞれ供給される。Ｒ−Ｓラッ
チ回路１１の出力端を出力端子１８に接続して出力信号
ｊを取り出し、リセット信号ｂによってＤ−フリップフ
ロップ回路１０の出力信号ｉの間の幅をもつパルス信号
を得る。
【００１７】上述した構成の装置の動作について、以下
説明する。図２において、バイナリーカウンター１はク
ロック信号ａをカウントし、リセット信号ｂによってリ
セットされる。そのカウント値Ａをデコーダ１９がデコ
ードしてデコード出力ｃを得、バイナリーカウンタ１の
Ｑｍ出力と選択端子１６の“Ｌｏｗ”レベル入力信号に
よってカウント値Ｂをデコードし、バイナリーカウンタ
１のＱｌ出力，Ｑｎ出力と選択端子１５，１７の“Ｌｏ
ｗ”レベル入力信号とによってカウント値Ｃをデコード
している。これらのデコード出力は、タイミングセレク
タ２０の出力として、波形整形回路１２のＤ−フリップ
フロップ回路１０の入力端子に供給され、バイナリーカ
ウンタ１のクロック信号ａをＤ−フリップフロップ回路
１０へのクロック信号とすることによって、Ｄ−フリッ
プフロップ回路１０の出力端子にはタイミングセレクタ
２０の出力信号の直後に出力信号ｉを得ることができ
る。この出力信号ｉをＲ−Ｓラッチ回路１１のセット信
号として用い、リセット信号ｂをそのリセット信号とす
ることによって、Ｒ−Ｓラッチ回路１１の反転出力端子
から出力信号ｊを得ることができる。
説明する。図２において、バイナリーカウンター１はク
ロック信号ａをカウントし、リセット信号ｂによってリ
セットされる。そのカウント値Ａをデコーダ１９がデコ
ードしてデコード出力ｃを得、バイナリーカウンタ１の
Ｑｍ出力と選択端子１６の“Ｌｏｗ”レベル入力信号に
よってカウント値Ｂをデコードし、バイナリーカウンタ
１のＱｌ出力，Ｑｎ出力と選択端子１５，１７の“Ｌｏ
ｗ”レベル入力信号とによってカウント値Ｃをデコード
している。これらのデコード出力は、タイミングセレク
タ２０の出力として、波形整形回路１２のＤ−フリップ
フロップ回路１０の入力端子に供給され、バイナリーカ
ウンタ１のクロック信号ａをＤ−フリップフロップ回路
１０へのクロック信号とすることによって、Ｄ−フリッ
プフロップ回路１０の出力端子にはタイミングセレクタ
２０の出力信号の直後に出力信号ｉを得ることができ
る。この出力信号ｉをＲ−Ｓラッチ回路１１のセット信
号として用い、リセット信号ｂをそのリセット信号とす
ることによって、Ｒ−Ｓラッチ回路１１の反転出力端子
から出力信号ｊを得ることができる。
【００１８】出力信号ｊは、リセット信号ｂからカウン
ト値（Ａ＋α）の期間、“Ｈｉ”レベルとなるパルス信
号であり、選択端子１５〜１７への入力信号によってト
レイリングエッジをカウント値Ａ以上７通り選択でき
る。したがって、出力信号ｊを出力端子１８に出力する
ことによって、選択端子１５〜１７への入力信号によっ
てそのパルス幅を可変できる出力信号を得ることができ
る。
ト値（Ａ＋α）の期間、“Ｈｉ”レベルとなるパルス信
号であり、選択端子１５〜１７への入力信号によってト
レイリングエッジをカウント値Ａ以上７通り選択でき
る。したがって、出力信号ｊを出力端子１８に出力する
ことによって、選択端子１５〜１７への入力信号によっ
てそのパルス幅を可変できる出力信号を得ることができ
る。
【００１９】
【発明の効果】本発明によれば、１個のデコーダを有し
た構成で、選択端子の個数を２の指数とした数のパルス
幅選択出力信号を得ることができ、とりわけ集積化にお
いて少ない素子数でパルス幅を可変とすることができ、
実用上きわめて有用である。
た構成で、選択端子の個数を２の指数とした数のパルス
幅選択出力信号を得ることができ、とりわけ集積化にお
いて少ない素子数でパルス幅を可変とすることができ、
実用上きわめて有用である。
【図１】本発明にかかるパルス幅選択信号出力装置の実
施の形態の構成を示す回路図
施の形態の構成を示す回路図
【図２】図１に示した本発明の実施の形態の動作波形図
【図３】従来のパルス幅選択信号出力装置の回路図
【図４】従来のパルス幅選択信号出力装置の動作波形図
１ バイナリーカウンタ １０ Ｄ−フリップフロップ回路 １１ Ｒ−Ｓラッチ回路 １２ 波形整形回路 １３ クロック信号入力端子 １４ リセット信号入力端子 １５〜１７ 選択端子 １８ 出力端子 １９ デコーダ ２０ タイミングセレクタ ２１〜２３ イクスクルーシブＯＲゲート回路 ２４ ＡＮＤゲート回路
Claims (1)
- 【請求項１】 リセット信号入力端子およびクロック信
号入力端子を有し、前記リセット信号によってリセット
されるバイナリーカウンタ、前記バイナリーカウンタの
カウント値出力をデコードするデコーダ、前記バイナリ
ーカウンタから前記デコーダに供給されているビットの
うちの最下位ビットより低いビット出力が一方の入力端
子に供給される複数のイクスクルーシブＯＲゲート回
路、前記複数のイクスクルーシブＯＲゲート回路の他方
の入力端子に信号を供給するための複数の選択入力端
子、前記複数のイクスクルーシブＯＲゲート回路の出力
と前記デコーダの出力との論理積出力を出力するＡＮＤ
ゲート回路、Ｄ入力端子に前記論理積出力が供給され、
クロック信号入力端子に前記クロック信号が供給される
Ｄ−フリップフロップ回路、一方の入力端子に前記Ｄ−
フリップフロップ回路の出力が供給され、他方の入力端
子に前記リセット信号が供給されるＲ−Ｓラッチ回路、
ならびに、前記Ｒ−Ｓラッチ回路の出力が供給される出
力端子とを備えたことを特徴とするパルス幅選択信号出
力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01143896A JP3225821B2 (ja) | 1996-01-26 | 1996-01-26 | パルス幅選択信号出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01143896A JP3225821B2 (ja) | 1996-01-26 | 1996-01-26 | パルス幅選択信号出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205349A JPH09205349A (ja) | 1997-08-05 |
| JP3225821B2 true JP3225821B2 (ja) | 2001-11-05 |
Family
ID=11778107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01143896A Expired - Fee Related JP3225821B2 (ja) | 1996-01-26 | 1996-01-26 | パルス幅選択信号出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225821B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4080843B2 (ja) | 2002-10-30 | 2008-04-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4515159B2 (ja) * | 2004-06-11 | 2010-07-28 | パナソニック株式会社 | タイミング可変装置 |
| CN109995358B (zh) * | 2019-03-13 | 2022-12-16 | 波达通信设备（广州）有限公司 | 状态保持与清除电路以及工作电路 |
-
1996
- 1996-01-26 JP JP01143896A patent/JP3225821B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09205349A (ja) | 1997-08-05 |
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Legal Events
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|---|---|---|---|
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