JPH02141120A - 走査可能レジスタ／ラッチ回路 - Google Patents
走査可能レジスタ／ラッチ回路Info
- Publication number
- JPH02141120A JPH02141120A JP1184836A JP18483689A JPH02141120A JP H02141120 A JPH02141120 A JP H02141120A JP 1184836 A JP1184836 A JP 1184836A JP 18483689 A JP18483689 A JP 18483689A JP H02141120 A JPH02141120 A JP H02141120A
- Authority
- JP
- Japan
- Prior art keywords
- pair
- transistor
- terminal
- master
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims 2
- 230000000630 rising effect Effects 0.000 abstract description 4
- 208000002173 dizziness Diseases 0.000 abstract 1
- 238000012545 processing Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000001960 triggered effect Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910021549 Vanadium(II) chloride Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- ITAKKORXEUJTBC-UHFFFAOYSA-L vanadium(ii) chloride Chemical compound Cl[V]Cl ITAKKORXEUJTBC-UHFFFAOYSA-L 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the primary-secondary type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は電子回路に関するものであって、更に詳細には
、ユーザのオプションによって、供給される制御信号に
従って、レジスタとして、ラッチとして、又はスキャン
パス回路即ち走査経路回路として機能することの可能な
電子回路に関するものである。
、ユーザのオプションによって、供給される制御信号に
従って、レジスタとして、ラッチとして、又はスキャン
パス回路即ち走査経路回路として機能することの可能な
電子回路に関するものである。
従来技術
ラッチを提供する個別的な回路は公知である。
従来のラッチにおいては、入力端子に存在するデータが
、制御信号が状態を変化する時に、出力端子上に「ラッ
チ」される。出力端子上にラッチされたデータは、制御
信号がその状態を維持する限り出力端子上に存在し、そ
れは入力端子に新しいデータが存在するかどうかという
こととは無関係である。ラッチに対する典型的な適用例
としては、スイッチ信号の「跳ね返り防止」であり、そ
の場合出力信号は、検知ノードから過渡的状態が消失し
た後に出力端子上ヘラッチされ、る。
、制御信号が状態を変化する時に、出力端子上に「ラッ
チ」される。出力端子上にラッチされたデータは、制御
信号がその状態を維持する限り出力端子上に存在し、そ
れは入力端子に新しいデータが存在するかどうかという
こととは無関係である。ラッチに対する典型的な適用例
としては、スイッチ信号の「跳ね返り防止」であり、そ
の場合出力信号は、検知ノードから過渡的状態が消失し
た後に出力端子上ヘラッチされ、る。
フリップフロップ用の回路も公知である。フリップフロ
ップにおいては、その回路はそれぞれ０又は１を格納し
た状態を表わすために使用することが可能な二つの安定
な状態の一つを取ることが可能である。Ｄ型フリップフ
ロップにおいては、クロックパルス後の出力Ｑはそのパ
ルスの前の入力りと等しい。従って、Ｄ型フリップフロ
ップは、１ビツト遅延を与えるために使用される二進装
置である。フリップフロップは、デジタル回路において
レジスタとして広く使用されている。
ップにおいては、その回路はそれぞれ０又は１を格納し
た状態を表わすために使用することが可能な二つの安定
な状態の一つを取ることが可能である。Ｄ型フリップフ
ロップにおいては、クロックパルス後の出力Ｑはそのパ
ルスの前の入力りと等しい。従って、Ｄ型フリップフロ
ップは、１ビツト遅延を与えるために使用される二進装
置である。フリップフロップは、デジタル回路において
レジスタとして広く使用されている。
スキャンバス即ち走査経路用の要素を与える回路も公知
である。走査経路は、一連の格納要素をその他のデータ
処理要素へ個別的に結合させて個別的にアクセスし且つ
テストすることを可能とするものである。その他の処理
回路と共にスキャンバス即ち走査経路を使用することに
より、その回路のコードのテスト可能性を可能とする。
である。走査経路は、一連の格納要素をその他のデータ
処理要素へ個別的に結合させて個別的にアクセスし且つ
テストすることを可能とするものである。その他の処理
回路と共にスキャンバス即ち走査経路を使用することに
より、その回路のコードのテスト可能性を可能とする。
例えば、走査経路要素を有する回路においては、回路が
ディスエーブルされ且つ走査経路がイネーブルされると
、所望のデータを処理回路内の種々の位置へスキャン即
ち走査させることが可能である。従って、１サイクル以
上に対して走査経路がディスニブルされ且つ処理回路が
イネーブルされる。次いで、処理回路をディスエーブル
し且つ走査経路を再度イネーブルさせて、処理回路の動
作サイクルによって発生されたデータを走査出力して、
実施した処理動作の正確性を検証する。この手順を必要
なだけ繰返し行なって、走査経路要素が結合されている
全ての処理要素の完全なテストを行なうことが可能であ
る。
ディスエーブルされ且つ走査経路がイネーブルされると
、所望のデータを処理回路内の種々の位置へスキャン即
ち走査させることが可能である。従って、１サイクル以
上に対して走査経路がディスニブルされ且つ処理回路が
イネーブルされる。次いで、処理回路をディスエーブル
し且つ走査経路を再度イネーブルさせて、処理回路の動
作サイクルによって発生されたデータを走査出力して、
実施した処理動作の正確性を検証する。この手順を必要
なだけ繰返し行なって、走査経路要素が結合されている
全ての処理要素の完全なテストを行なうことが可能であ
る。
上述した回路の個々のものは集積回路ユーザへとって入
手可能なものではあるが、ユーザが所望とする特定の機
能性を選択するためにある一部を選び出すことを可能と
する装置は市販されていない。更に、この能力が欠如し
ているので、装置の製造者は異なったユーザに対して別
々の装置を製造することが必要であり、これらの機能を
実施することが可能な普遍的な装置を供給するものでは
ない。例えば、スーパーコンピュータの製造者は、ラッ
チを組込んだ特定の部分を必要とすることがあるかもし
れず、一方ミニコンピュータの製造者は同一の部分がレ
ジスタであることを必要とする場合があるかもしれない
。従って、集積回路の製造者は、これら両方の部分を製
造し在庫として取っておくことが必要となる。このこと
は、コストを上昇させ且つ問題とするパーツに対する入
手可能性を低いものとしていた。
手可能なものではあるが、ユーザが所望とする特定の機
能性を選択するためにある一部を選び出すことを可能と
する装置は市販されていない。更に、この能力が欠如し
ているので、装置の製造者は異なったユーザに対して別
々の装置を製造することが必要であり、これらの機能を
実施することが可能な普遍的な装置を供給するものでは
ない。例えば、スーパーコンピュータの製造者は、ラッ
チを組込んだ特定の部分を必要とすることがあるかもし
れず、一方ミニコンピュータの製造者は同一の部分がレ
ジスタであることを必要とする場合があるかもしれない
。従って、集積回路の製造者は、これら両方の部分を製
造し在庫として取っておくことが必要となる。このこと
は、コストを上昇させ且つ問題とするパーツに対する入
手可能性を低いものとしていた。
目 的
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、供給される制御信号
に従って、幾つかの異なったモードのうちの選択したモ
ードで動作することが可能な電子回路を提供することを
目的とする。
した如き従来技術の欠点を解消し、供給される制御信号
に従って、幾つかの異なったモードのうちの選択したモ
ードで動作することが可能な電子回路を提供することを
目的とする。
構成
本発明によればスキャナプル即ち走査可能なレジスタ／
ラッチ回路が提供され、それはそれに供給される制御信
号に従って、幾つかの異なった動作モードで動作するこ
とが可能であり、即ち出力がデータに追従する場合には
透過性ラッチとして機能し、制御信号が状態を変化する
時にデータをラッチする場合にはラッチとして機能し、
又り型フリップフロップとして機能し、且つ走査経路要
素回路として機能することが可能である。この回路は、
ユーザが、・制御信号を印加することによりユーザが所
望とする機能を実施するように特定のモードを選択する
ことが可能である。これと対照して、従来の回路におい
ては、上述した機能の各々を与えるために専用回路が必
要とされており、従ってユーザは異なった回路の在庫を
維持することが必要であり、且つ集積回路製造者は異な
った回路を製造することが必要であった。
ラッチ回路が提供され、それはそれに供給される制御信
号に従って、幾つかの異なった動作モードで動作するこ
とが可能であり、即ち出力がデータに追従する場合には
透過性ラッチとして機能し、制御信号が状態を変化する
時にデータをラッチする場合にはラッチとして機能し、
又り型フリップフロップとして機能し、且つ走査経路要
素回路として機能することが可能である。この回路は、
ユーザが、・制御信号を印加することによりユーザが所
望とする機能を実施するように特定のモードを選択する
ことが可能である。これと対照して、従来の回路におい
ては、上述した機能の各々を与えるために専用回路が必
要とされており、従ってユーザは異なった回路の在庫を
維持することが必要であり、且つ集積回路製造者は異な
った回路を製造することが必要であった。
好適実施例においては、出力端子へ入力信号を供給する
本発明回路は、その入力信号を受取るべく接続されてい
るマスタ回路と、出力端子へ接続されており且つ前記入
力信号を受取るべく接続されており更に前記マスタ回路
へ選択的に接続することが可能なスレーブ回路とを有し
ている。本発明回路においては、第一組の制御信号がマ
スタ回路をディスエーブルし且つスレーブ回路をして出
力端子へ直接的に入力信号を供給し、一方第二組の制御
信号がマスタ回路をディスエーブルし且つスレーブ回路
をして、第二組の制御信号の一つが状態を変化する時に
入力信号を出力端子ヘラッチさせる。更に、第三組の制
御信号がスレーブ回路をしてマスタ回路からのデータを
受取らせ且つそのデータを出力端子へ供給する。
本発明回路は、その入力信号を受取るべく接続されてい
るマスタ回路と、出力端子へ接続されており且つ前記入
力信号を受取るべく接続されており更に前記マスタ回路
へ選択的に接続することが可能なスレーブ回路とを有し
ている。本発明回路においては、第一組の制御信号がマ
スタ回路をディスエーブルし且つスレーブ回路をして出
力端子へ直接的に入力信号を供給し、一方第二組の制御
信号がマスタ回路をディスエーブルし且つスレーブ回路
をして、第二組の制御信号の一つが状態を変化する時に
入力信号を出力端子ヘラッチさせる。更に、第三組の制
御信号がスレーブ回路をしてマスタ回路からのデータを
受取らせ且つそのデータを出力端子へ供給する。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
第１Ａ図は、本発明の走査可能なレジスタ／ラッチ回路
の好適実施例を示した概略図である。以下、その回路に
ついて説明し、走査可能なレジスタ／ラッチとしてのそ
の動作について説明する。
の好適実施例を示した概略図である。以下、その回路に
ついて説明し、走査可能なレジスタ／ラッチとしてのそ
の動作について説明する。
第１Ａ図に示した回路は、マスタラッチ及びスレーブラ
ッチを有しており、マスタ／スレーブ型フリップフロッ
プを有している。マスタ部分は、第一マスタラッチモー
ド（ＭＳＬ）対のトランジスタＱ５及びＱ６を有してお
り、それらのエミッタはＭＬＭセレクト！・ランジスタ
ＱＩＯのコレクタへ共通的に結合されている。第二レジ
スタモード（ＲＭ）対のエミッタ結合装置Ｑ４及びＱ７
はＲＭセレクトトランジスタＱ１１のコレクタへ接続さ
れており、一方第三走査モード（ＳＭ）対のエミッタ結
合装置Ｑ３及びＱ８はＳＭセレクトトランジスタＱ１２
のコレクタへ接続されている。トランジスタＱ３．Ｑ４
．Ｑ５のコレクタは、マスタ左側（ＬＨＳ）端子Ｎ１へ
結合されており、且つトランジスタＱ６．Ｑ７．Ｑ８の
コレクタはマスタ右側（ＲＨＳ）端子Ｎ２へ結合されて
いる。
ッチを有しており、マスタ／スレーブ型フリップフロッ
プを有している。マスタ部分は、第一マスタラッチモー
ド（ＭＳＬ）対のトランジスタＱ５及びＱ６を有してお
り、それらのエミッタはＭＬＭセレクト！・ランジスタ
ＱＩＯのコレクタへ共通的に結合されている。第二レジ
スタモード（ＲＭ）対のエミッタ結合装置Ｑ４及びＱ７
はＲＭセレクトトランジスタＱ１１のコレクタへ接続さ
れており、一方第三走査モード（ＳＭ）対のエミッタ結
合装置Ｑ３及びＱ８はＳＭセレクトトランジスタＱ１２
のコレクタへ接続されている。トランジスタＱ３．Ｑ４
．Ｑ５のコレクタは、マスタ左側（ＬＨＳ）端子Ｎ１へ
結合されており、且つトランジスタＱ６．Ｑ７．Ｑ８の
コレクタはマスタ右側（ＲＨＳ）端子Ｎ２へ結合されて
いる。
図示した回路のこの部分は、双安定態様で動作し、トラ
ンジスタＱＩＯ，Ｑｌｌ、Ｑ１２のコレクタ電流はそれ
ぞれの対のエミッタ結合装置の各々の一方のトランジス
タ又は他方のトランジスタによって供給される。
ンジスタＱＩＯ，Ｑｌｌ、Ｑ１２のコレクタ電流はそれ
ぞれの対のエミッタ結合装置の各々の一方のトランジス
タ又は他方のトランジスタによって供給される。
トランジスタＱ１及び抵抗Ｒ５から構成されるエミッタ
ホロワは、トランジスタＱ６のベースへ接続されており
、一方トランジスタＱ２及び抵抗Ｒ４から（１カ成され
る同様のエミッタホロワはトランジスタＱ５のベースへ
接続されている。これらのエミッタホロワは、トランジ
スタＱ１及びＱ２のベースへ印加される信号によって制
御される。
ホロワは、トランジスタＱ６のベースへ接続されており
、一方トランジスタＱ２及び抵抗Ｒ４から（１カ成され
る同様のエミッタホロワはトランジスタＱ５のベースへ
接続されている。これらのエミッタホロワは、トランジ
スタＱ１及びＱ２のベースへ印加される信号によって制
御される。
抵抗Ｒ３と関連して、トランジスタ０１３へ印加される
基準電圧ｖＲは、トランジスタＱＩＯ，Ｑ１１、Ｑ１２
のエミッタに対するマスタ電流源を与えている。トラン
ジスタＱ４１及び抵抗Ｒ４０を有する同様の電流源が、
トランジスタＱ４０及びＱ４２のエミッタへ結合されて
いる。抵抗２８は、以下に説明する如く、あるクロック
信号に対して見掛けのスレッシュホールドシフトを与え
ている。
基準電圧ｖＲは、トランジスタＱＩＯ，Ｑ１１、Ｑ１２
のエミッタに対するマスタ電流源を与えている。トラン
ジスタＱ４１及び抵抗Ｒ４０を有する同様の電流源が、
トランジスタＱ４０及びＱ４２のエミッタへ結合されて
いる。抵抗２８は、以下に説明する如く、あるクロック
信号に対して見掛けのスレッシュホールドシフトを与え
ている。
ＯＶの基準電源Ｖ。Ｃが、抵抗Ｒ１を介して、トランジ
スタＱ３．Ｑ４．Ｑ５の共通接続したコレクタへ結合さ
れている。同様の構成が、電位Ｖ。。
スタＱ３．Ｑ４．Ｑ５の共通接続したコレクタへ結合さ
れている。同様の構成が、電位Ｖ。。
を、抵抗Ｒ２を介して、トランジスタＱ６．Ｑ７゜Ｑ８
のコレクタへ接続している。同様の電位ＶＣＡが、トラ
ンジスタＱ１及びＱ２のコレクタへ接続されている。電
位ｖｃＡ及びｖＴ７は、他の基準電源の安定性に関し装
置のスイッチングの影響を最小とするために該電流源に
対して使用される基準電源である。基準電源ｖＥＥは約
−４，５Ｖであり、一方ＶＴｔ４；！−２，ＯＶである
。ＶＣ及びＶＢは、各々、ＶＣＣよりも多少負である。
のコレクタへ接続している。同様の電位ＶＣＡが、トラ
ンジスタＱ１及びＱ２のコレクタへ接続されている。電
位ｖｃＡ及びｖＴ７は、他の基準電源の安定性に関し装
置のスイッチングの影響を最小とするために該電流源に
対して使用される基準電源である。基準電源ｖＥＥは約
−４，５Ｖであり、一方ＶＴｔ４；！−２，ＯＶである
。ＶＣ及びＶＢは、各々、ＶＣＣよりも多少負である。
入力データ信号りがトランジスタＱ７のベースへ印加さ
れ、基準電位Ｖ。と比較される。真及び相補的走査デー
タ入力信号、ＳＤ及び丁■、がそれぞれ、トランジスタ
Ｑ８及びＱ３のベースへ印加される。走査クロック信号
ＳＣＬＫがトランジスタＱ１２のベースへ印加され、一
方クロック信号ＣＬＫがトランジスタＱ４０のベースへ
印加される。走査イネーブル信号ＳＥがトランジスタＱ
４２のベースへ印加される。トランジスタＱ４０及びＱ
４２は、ＭＬＭセレクトトランジスタＱ１０及びＳＴＭ
セレクトトランジスタＱ２４のベースへ結合される出力
信号ＭＣＬＫを持ったＯＲゲートとして機能する。信号
ＬＥは、ＬＥＭセレクトトランジスタＱ２２のベースへ
結合されるＬＣＬＫ信号を発生するトランジスタ０４３
のベースへ結合される。
れ、基準電位Ｖ。と比較される。真及び相補的走査デー
タ入力信号、ＳＤ及び丁■、がそれぞれ、トランジスタ
Ｑ８及びＱ３のベースへ印加される。走査クロック信号
ＳＣＬＫがトランジスタＱ１２のベースへ印加され、一
方クロック信号ＣＬＫがトランジスタＱ４０のベースへ
印加される。走査イネーブル信号ＳＥがトランジスタＱ
４２のベースへ印加される。トランジスタＱ４０及びＱ
４２は、ＭＬＭセレクトトランジスタＱ１０及びＳＴＭ
セレクトトランジスタＱ２４のベースへ結合される出力
信号ＭＣＬＫを持ったＯＲゲートとして機能する。信号
ＬＥは、ＬＥＭセレクトトランジスタＱ２２のベースへ
結合されるＬＣＬＫ信号を発生するトランジスタ０４３
のベースへ結合される。
第１Ａ図に示した如く、スレーブラッチの回路は、第四
スレーブラッチモード（ＳＬＭ）対のトランジスタ０１
８及びＱ１９を有しており、それらのトランジスタのエ
ミッタは、第一及び第二ＳＬＭセレクトトランジスタＱ
２５及びＱ２６のコレクタへ共通結合されている。第五
スレーブ透過性モード（ＳＴＭ）対のエミッタ結合装置
ＱＬ７及びＱ２０は、ＳＴＭセレクトトランジスタＱ２
４のコレクタへ接続されており、一方第六ラッチイネー
ブルモード（ＬＥＭ）対のエミッタ結合トランジスタＱ
１６及びＱ２１はＬＥＭセレクトトランジスタＱ２２の
コレクタへ結合されている。
スレーブラッチモード（ＳＬＭ）対のトランジスタ０１
８及びＱ１９を有しており、それらのトランジスタのエ
ミッタは、第一及び第二ＳＬＭセレクトトランジスタＱ
２５及びＱ２６のコレクタへ共通結合されている。第五
スレーブ透過性モード（ＳＴＭ）対のエミッタ結合装置
ＱＬ７及びＱ２０は、ＳＴＭセレクトトランジスタＱ２
４のコレクタへ接続されており、一方第六ラッチイネー
ブルモード（ＬＥＭ）対のエミッタ結合トランジスタＱ
１６及びＱ２１はＬＥＭセレクトトランジスタＱ２２の
コレクタへ結合されている。
データ信号りは、再度、トランジスタＱ２１のベース上
の電位Ｖ８と比較するためにトランジスタＱ１６のベー
スを駆動する。走査クロック信号ＳＣＬＫは、トランジ
スタＱ２６のベースへ結合され、且つラッチイネーブル
信号ＬＥはトランジスタ０４３を制御する。真出力信号
Ｑは、トランジスタＱ１９．Ｑ２０．Ｑ２１の共通コレ
クタへ結合されているＲＨＳ出力端子Ｎ３において発生
され、一方相補的出力信号互は、トランジスタＱ１６、
Ｑ１７．Ｑ１８の共通コレクタへ結合されているＬ Ｉ
Ｉ Ｓ出力端子Ｎ４において発生される。
の電位Ｖ８と比較するためにトランジスタＱ１６のベー
スを駆動する。走査クロック信号ＳＣＬＫは、トランジ
スタＱ２６のベースへ結合され、且つラッチイネーブル
信号ＬＥはトランジスタ０４３を制御する。真出力信号
Ｑは、トランジスタＱ１９．Ｑ２０．Ｑ２１の共通コレ
クタへ結合されているＲＨＳ出力端子Ｎ３において発生
され、一方相補的出力信号互は、トランジスタＱ１６、
Ｑ１７．Ｑ１８の共通コレクタへ結合されているＬ Ｉ
Ｉ Ｓ出力端子Ｎ４において発生される。
第１Ａ図に示した回路は、四つの異なったモードで動作
することが可能である。第一モードにおいては、それは
透過性ラッチとして動作し、その場合、出力Ｑ、 ？）
はデータＤに追従する。第二モードにおいては、本回路
はラッチとして動作し、その場合、出力は、ラッチイネ
ーブル信号ＬＥがターンオフされた時に存在するデータ
ヘラッチされる。第三モードの動作は従来のＤ型フリッ
プフロップとしての動作であり、その場合、クロックラ
イン上の上昇エツジがデータを捕獲する。
することが可能である。第一モードにおいては、それは
透過性ラッチとして動作し、その場合、出力Ｑ、 ？）
はデータＤに追従する。第二モードにおいては、本回路
はラッチとして動作し、その場合、出力は、ラッチイネ
ーブル信号ＬＥがターンオフされた時に存在するデータ
ヘラッチされる。第三モードの動作は従来のＤ型フリッ
プフロップとしての動作であり、その場合、クロックラ
イン上の上昇エツジがデータを捕獲する。
最後の動作モードは、走査経路としての動作モードであ
り、その場合、走査データ入力ＳＤ及び’１は、一連の
デイジ−チェーン回路を介して、転送され、尚該デイジ
−チェーン回路の各々は第１図に示したタイプのもので
ある。このモードは、所望のデータを一組のデイジ−チ
ェーン回路へ走査入力又はそれから走査出力させること
が可能であり、その際に関連する回路を完全にテストす
ることを可能としている。各モードの特定の動作につい
ては以下に更に詳細に説明する。
り、その場合、走査データ入力ＳＤ及び’１は、一連の
デイジ−チェーン回路を介して、転送され、尚該デイジ
−チェーン回路の各々は第１図に示したタイプのもので
ある。このモードは、所望のデータを一組のデイジ−チ
ェーン回路へ走査入力又はそれから走査出力させること
が可能であり、その際に関連する回路を完全にテストす
ることを可能としている。各モードの特定の動作につい
ては以下に更に詳細に説明する。
第１Ｂ図はＭＣＬＫ、ＬＣＬＫ、ＳＣＬＫ信号の信号レ
ベルを示している。二つのレベルにおいて直列ゲート動
作機能性の基本的に三つのレベルを得るために使用され
る技術は、ＳＣＬＫを拡張したスイング（振れ）で動作
させることである。
ベルを示している。二つのレベルにおいて直列ゲート動
作機能性の基本的に三つのレベルを得るために使用され
る技術は、ＳＣＬＫを拡張したスイング（振れ）で動作
させることである。
従って、ＳＣＬＫが高であると、ＭＣＬＫ高をオーバー
ライド即ち取って代わり、従ってＳＣＬＫはＭＣＬＫの
周りをスイングし、一方ＭＣＬＫは基準電位ｖｃの周り
をスイングする。制御信号発生器２０は、信号電圧レベ
ル” ＣＬ＋ ＶＣ＋ Ｖ ＣＨ＋ｖｓｃＬＫｎを発生
し且つ以下に説明するタイミング条件に従って制御信号
ＬＥ、ＣＬＫ、ＳＥ、ＳＣＬＫをクロック動作させるた
めのＥＣＬ回路を有している。この様な機能性を実現す
るための回路は従来公知であり本発明そのものを構成す
るものではない。
ライド即ち取って代わり、従ってＳＣＬＫはＭＣＬＫの
周りをスイングし、一方ＭＣＬＫは基準電位ｖｃの周り
をスイングする。制御信号発生器２０は、信号電圧レベ
ル” ＣＬ＋ ＶＣ＋ Ｖ ＣＨ＋ｖｓｃＬＫｎを発生
し且つ以下に説明するタイミング条件に従って制御信号
ＬＥ、ＣＬＫ、ＳＥ、ＳＣＬＫをクロック動作させるた
めのＥＣＬ回路を有している。この様な機能性を実現す
るための回路は従来公知であり本発明そのものを構成す
るものではない。
第一動作モードにおいて、本回路は透過性ラッチとして
作用し、その場合、Ｑ及び回出力信号はデータに追従す
る。この動作モードにおいては、トランジスタＱ４０の
ベース上のクロック信号ＣＬＫはオフであり、従ってＭ
ＣＬＫ信号はＶＣＬのレベルにあり且つトランジスタ０
４３のベース上のラッチイネーブル信号ＬＥはオンであ
り、従ってＬＣＬＫはＶＣＨのレベルにある。走査イネ
ーブル信号ＳＥ及び走査クロック信号ＳＣＬＫもオフで
あって、出力ラインＱ及び回の状態が本回路のマスタ側
によって影響されることを防止する。エミッタホロワ形
態におけるｌ・ランジスタＱ４３上の信号は、ＬＥＭセ
レクトトランジスタＱ２２を制御し且つそれをターンオ
ンさせる。トランジスタＱ２２は、トランジスタＱ１６
のベースへ結合されるデータ信号の状態に依存して、ト
ランジスタＱ１６か又はトランジスタＱ２１の何れかを
介してそのコレクタ電流を引出す。データ信号りがオン
であると、トランジスタＱ２２のコレクタにおける電流
がトランジスタＱ１６を介して流れ、その際に相補的出
力頁を低ヘブルする。同時に、トランジスタＱ２１がタ
ーンオフし、その際に出力Ｑを高とさせる。一方、デー
タビットＤが低であると、トランジスタＱ２２は、トラ
ンジスタＱ２１を介して、そのコレクタ電流を引出し、
一方トランジスタＱ１６はオフとなる。この形態におい
て、Ｑ出力は低であり且つ回出力は高である。
作用し、その場合、Ｑ及び回出力信号はデータに追従す
る。この動作モードにおいては、トランジスタＱ４０の
ベース上のクロック信号ＣＬＫはオフであり、従ってＭ
ＣＬＫ信号はＶＣＬのレベルにあり且つトランジスタ０
４３のベース上のラッチイネーブル信号ＬＥはオンであ
り、従ってＬＣＬＫはＶＣＨのレベルにある。走査イネ
ーブル信号ＳＥ及び走査クロック信号ＳＣＬＫもオフで
あって、出力ラインＱ及び回の状態が本回路のマスタ側
によって影響されることを防止する。エミッタホロワ形
態におけるｌ・ランジスタＱ４３上の信号は、ＬＥＭセ
レクトトランジスタＱ２２を制御し且つそれをターンオ
ンさせる。トランジスタＱ２２は、トランジスタＱ１６
のベースへ結合されるデータ信号の状態に依存して、ト
ランジスタＱ１６か又はトランジスタＱ２１の何れかを
介してそのコレクタ電流を引出す。データ信号りがオン
であると、トランジスタＱ２２のコレクタにおける電流
がトランジスタＱ１６を介して流れ、その際に相補的出
力頁を低ヘブルする。同時に、トランジスタＱ２１がタ
ーンオフし、その際に出力Ｑを高とさせる。一方、デー
タビットＤが低であると、トランジスタＱ２２は、トラ
ンジスタＱ２１を介して、そのコレクタ電流を引出し、
一方トランジスタＱ１６はオフとなる。この形態におい
て、Ｑ出力は低であり且つ回出力は高である。
注意すべきことであるが、走査イネーブル信号ＳＥ及び
クロック信号ＣＬＫが低であるので、ＳＴＭセレクトト
ランジスタはオフであり、且つマスタ側からスレーブ回
路のトランジスタ対Ｑ１７及びＱ２０への入力信号は、
出力信号Ｑ及び回に何ら影響を与えることはない。
クロック信号ＣＬＫが低であるので、ＳＴＭセレクトト
ランジスタはオフであり、且つマスタ側からスレーブ回
路のトランジスタ対Ｑ１７及びＱ２０への入力信号は、
出力信号Ｑ及び回に何ら影響を与えることはない。
第二動作モードにおいては、第１Ａ図の本回路は、ラッ
チとして機能し、即ち、Ｑ及び回出力士ヘラッチされる
データは、ラッチイネーブル信号ＬＥがターンオフされ
る時にデータ信号の状態によって決定される。この動作
モードにおいては、前に説明したモードにおける如く、
クロック信号ＣＬＫと走査イネーブル信号ＳＥとの両方
が低であって、本フリップフロップのマスタ側がＱ及び
回出カラインに影響を与えることを防止している。
チとして機能し、即ち、Ｑ及び回出力士ヘラッチされる
データは、ラッチイネーブル信号ＬＥがターンオフされ
る時にデータ信号の状態によって決定される。この動作
モードにおいては、前に説明したモードにおける如く、
クロック信号ＣＬＫと走査イネーブル信号ＳＥとの両方
が低であって、本フリップフロップのマスタ側がＱ及び
回出カラインに影響を与えることを防止している。
このラッチ動作モードの前に、トランジスタＱ２２に対
するコレクタ電流は、データＤの状態に従って、トラン
ジスタＱ１６又はトランジスタＱ２１の何れかによって
供給される。ラッチイネーブル信号が低へ移行する時刻
に、その時にトランジスタＱ２２を介して流れている電
流は、トランジスタＱ２５を介して流れねばならない。
するコレクタ電流は、データＤの状態に従って、トラン
ジスタＱ１６又はトランジスタＱ２１の何れかによって
供給される。ラッチイネーブル信号が低へ移行する時刻
に、その時にトランジスタＱ２２を介して流れている電
流は、トランジスタＱ２５を介して流れねばならない。
なぜならば、トランジスタＱ２４及びＱ２６がオフして
いるからである。トラン・ジスタＱ２５を介しての電流
は、トランジスタＱ１８又はトランジスタＱ１９の何れ
かから流れてこなければならない。ラッチイネーブル信
号ＬＥがターンオフされた時刻において、真出力Ｑは高
であると、トランジスタ０１ｇはターンオンし且つ回出
力を低ヘプルし、一方Ｑ出力は高状態のままとなる。一
方、制御信号ＬＥがオフした時にＱ出力が低であると、
トランジスタＱ１９はターンオンして出力Ｑを低ヘブル
し、−力出力ｑは高となる。何れの場合においても、そ
の結果得られる出力信号Ｑ及び回はラッチされた状態に
あり、それは、現在、データ入力りとは独立的である。
いるからである。トラン・ジスタＱ２５を介しての電流
は、トランジスタＱ１８又はトランジスタＱ１９の何れ
かから流れてこなければならない。ラッチイネーブル信
号ＬＥがターンオフされた時刻において、真出力Ｑは高
であると、トランジスタ０１ｇはターンオンし且つ回出
力を低ヘプルし、一方Ｑ出力は高状態のままとなる。一
方、制御信号ＬＥがオフした時にＱ出力が低であると、
トランジスタＱ１９はターンオンして出力Ｑを低ヘブル
し、−力出力ｑは高となる。何れの場合においても、そ
の結果得られる出力信号Ｑ及び回はラッチされた状態に
あり、それは、現在、データ入力りとは独立的である。
第三動作モードにおいては、上述した回路は従来のＤ型
フリップフロップとして動作する。このモードにおいて
は、クロックパルス後の出力Ｑは、クロックパルス前の
入力りと同一である。本回路は、ラッチイネーブルＬＥ
及び走査イネーブルＳＥ制御信号をターンオフさせるこ
とによってＤ型フリップフロップ形態とされる。走査ク
ロック信号ＳＣＬＫもオフ状態を維持する。この動作モ
ードにおいては、マスタ又はスレーブ回路の一方がラッ
チの如く機能し、一方他方が透過性モードで動作する。
フリップフロップとして動作する。このモードにおいて
は、クロックパルス後の出力Ｑは、クロックパルス前の
入力りと同一である。本回路は、ラッチイネーブルＬＥ
及び走査イネーブルＳＥ制御信号をターンオフさせるこ
とによってＤ型フリップフロップ形態とされる。走査ク
ロック信号ＳＣＬＫもオフ状態を維持する。この動作モ
ードにおいては、マスタ又はスレーブ回路の一方がラッ
チの如く機能し、一方他方が透過性モードで動作する。
この点に関するラッチ回路の条件はクロック信号ＣＬＫ
によって制御される。クロック信号ＣＬＫがオンである
と、ＭＣＬＫはＶＣＩＩのレベルヘセットされる。第１
Ｂ図から理解される如く、トランジスタＱ２４は、トラ
ンジスタＱ２２゜Ｑ２５．又はＱ２６よりも一層強くタ
ーンオンされ、従ってトランジスタＱ１７及びＱ２０は
導通状態となる。従って、スレーブは、ラッチモードに
あるマスタからデータを獲得する。クロック信号が低と
なると、ＭＣＬＫはＶ。＋４のレベルヘセットされる。
によって制御される。クロック信号ＣＬＫがオンである
と、ＭＣＬＫはＶＣＩＩのレベルヘセットされる。第１
Ｂ図から理解される如く、トランジスタＱ２４は、トラ
ンジスタＱ２２゜Ｑ２５．又はＱ２６よりも一層強くタ
ーンオンされ、従ってトランジスタＱ１７及びＱ２０は
導通状態となる。従って、スレーブは、ラッチモードに
あるマスタからデータを獲得する。クロック信号が低と
なると、ＭＣＬＫはＶ。＋４のレベルヘセットされる。
第１Ｂ図から理解される如く、トランジスタＱ１１はト
ランジスタＱ１０又はＱ１２よりも一層強くターンオン
され、従ってトランジスタＱ４及びＱ７は導通状態とな
り、且つマスタラッチはレジスタデータＤに応答する。
ランジスタＱ１０又はＱ１２よりも一層強くターンオン
され、従ってトランジスタＱ４及びＱ７は導通状態とな
り、且つマスタラッチはレジスタデータＤに応答する。
トランジスタＱ２５もトランジスタＱ２２又はＱ２４よ
りも一層強くターンオンされ、従ってトランジスタＱ１
８及びＱ１９は導通状態となり、スレーブラッチはラッ
チモードとなる。クロック信号の上昇エツジにおいて、
マスタはそのデータをラッチし、且つスレーブはそのデ
ータを出力ラインＱ及びｑへ転送する。
りも一層強くターンオンされ、従ってトランジスタＱ１
８及びＱ１９は導通状態となり、スレーブラッチはラッ
チモードとなる。クロック信号の上昇エツジにおいて、
マスタはそのデータをラッチし、且つスレーブはそのデ
ータを出力ラインＱ及びｑへ転送する。
更に詳細に説明すると、クロック信号ＣＬＫが高である
と、ＳＴＭセレクトトランジスタＱ２４がオンであり、
且つスレーブは透過性モードで機能し、ＳＴＭセレクト
トランジスタＱ２４のコレクタは、マスタの状態に依存
して、トランジスタＱ１７又はトランジスタＱ２０の何
れかを介して電流を引出す。この期間中、マスタ側はデ
ータビットの状態によって影響されることはなく、従っ
てデータは変化することが可能である。クロック信号Ｃ
ＬＫが低となると、マスタは透過性モードとされる。な
ぜならば、ＭＬＭセレクトトランジスタＱ１０がターン
オフされるからである。この状態において、ＲＭセレク
トトランジスタＱｌｌのコレクタを介しての電流は、ト
ランジスタＱ７のベースに対する信号り及び電位ＶＲの
比較によって制御される。スレーブフリップフロップは
ラッチモードとされる（ＬＥがオフであるモードに対し
て上述した如く）。
と、ＳＴＭセレクトトランジスタＱ２４がオンであり、
且つスレーブは透過性モードで機能し、ＳＴＭセレクト
トランジスタＱ２４のコレクタは、マスタの状態に依存
して、トランジスタＱ１７又はトランジスタＱ２０の何
れかを介して電流を引出す。この期間中、マスタ側はデ
ータビットの状態によって影響されることはなく、従っ
てデータは変化することが可能である。クロック信号Ｃ
ＬＫが低となると、マスタは透過性モードとされる。な
ぜならば、ＭＬＭセレクトトランジスタＱ１０がターン
オフされるからである。この状態において、ＲＭセレク
トトランジスタＱｌｌのコレクタを介しての電流は、ト
ランジスタＱ７のベースに対する信号り及び電位ＶＲの
比較によって制御される。スレーブフリップフロップは
ラッチモードとされる（ＬＥがオフであるモードに対し
て上述した如く）。
第四動作モードは走査モードであり、その場合、ノード
ＳＤ及びｎ、トランジスタＱ８及びＱ３のベースへそれ
ぞれ入力されるデータは出力ラインＱ及び回へ転送され
る。このモードは、ＭＣＬＫをＶＣｌ２のレベルへセッ
トする走査イネーブルトランジスタＱ４２をターンオン
させることによって達成される。次いで、ＳＭセレクト
トランジスタＱ１２のベースへ印加される走査クロック
信号ＳＣＬＫはそれをターンオンさせ、そのコレクタ電
流はトランジスタＱ３及びＱ８の何れかオンしているも
のによって供給される。第１Ｂ図から理解される如く、
Ｓ ＣＬ ＫがＳＣＬＫＨのレベルであると、ＳＭセレ
クトトランジスタＱ１２はトランジスタＱＩＯ又はＱｌ
ｌよりも一層強くターンオンされ、従ってトランジスタ
Ｑ３及びＱ８が導通状態となり且つマスタラッチが走査
入力Ｓ及び３に応答する。又、第二ＳＬＭセレクトトラ
ンジスタＱ２６は、トランジスタＱ２２．Ｑ２４又はＱ
２５よりも一層強くターンオンされ、従ってトランジス
タＱ１８及びＱ１９は導通状態となり且つスレーブラッ
チはラッチされた状態となる。高走査クロック信号ＳＣ
ＬＫは、トランジスタＱ２６をターン、オンさせること
によって、スレーブ回路をラッチモードとさせる。実際
に、本回路は、現在、データ信号りの代わりに走査デー
タ信号ＳＤ及びＴＴ５”によって制御される負のエツジ
によってトリガされるＤ型フリップフロップとなる。走
査イネーブル信号ＳＥはマスタ回路をラッチ状態に維持
し、且つＳ ＣＬ Ｋ信号が低である場合、スレーブ回
路を透過性乃至は透明性の状態に維持する。抵抗Ｒ２ｇ
は、スレーブクロック（ＣＬＫ。
ＳＤ及びｎ、トランジスタＱ８及びＱ３のベースへそれ
ぞれ入力されるデータは出力ラインＱ及び回へ転送され
る。このモードは、ＭＣＬＫをＶＣｌ２のレベルへセッ
トする走査イネーブルトランジスタＱ４２をターンオン
させることによって達成される。次いで、ＳＭセレクト
トランジスタＱ１２のベースへ印加される走査クロック
信号ＳＣＬＫはそれをターンオンさせ、そのコレクタ電
流はトランジスタＱ３及びＱ８の何れかオンしているも
のによって供給される。第１Ｂ図から理解される如く、
Ｓ ＣＬ ＫがＳＣＬＫＨのレベルであると、ＳＭセレ
クトトランジスタＱ１２はトランジスタＱＩＯ又はＱｌ
ｌよりも一層強くターンオンされ、従ってトランジスタ
Ｑ３及びＱ８が導通状態となり且つマスタラッチが走査
入力Ｓ及び３に応答する。又、第二ＳＬＭセレクトトラ
ンジスタＱ２６は、トランジスタＱ２２．Ｑ２４又はＱ
２５よりも一層強くターンオンされ、従ってトランジス
タＱ１８及びＱ１９は導通状態となり且つスレーブラッ
チはラッチされた状態となる。高走査クロック信号ＳＣ
ＬＫは、トランジスタＱ２６をターン、オンさせること
によって、スレーブ回路をラッチモードとさせる。実際
に、本回路は、現在、データ信号りの代わりに走査デー
タ信号ＳＤ及びＴＴ５”によって制御される負のエツジ
によってトリガされるＤ型フリップフロップとなる。走
査イネーブル信号ＳＥはマスタ回路をラッチ状態に維持
し、且つＳ ＣＬ Ｋ信号が低である場合、スレーブ回
路を透過性乃至は透明性の状態に維持する。抵抗Ｒ２ｇ
は、スレーブクロック（ＣＬＫ。
ＳＥ、ＳＣＬＫ）に対しマスタクロック（ＣＬＫ。
ＳＥ、ＳＣＬＫ）に対する見掛けのスレッシュホールド
シフトを与えている。このことは、同一のクロック信号
がマスタ及びスレーブの両方へ印加されることを可能と
するが、マスタ／スレーブフリップフロップにおいて本
来的なレース条件を無効とする。正のエツジによってト
リガされるＤ型フリップフロップモードにおける場合、
マスタはスレーブのものよりも低いクロックスレッシュ
ホールドを有している。したがって、クロック信号の下
降エツジにおいて、マスタからのデータは、マスタが透
過性モードヘスイッチする前に、スレーブ内にラッチさ
れる。逆に、負のエツジによってトリガされる走査フリ
ップフロップモードにおいては、マスタはスレーブより
も一層高い走査クロックスレッシュホールドを有してい
る。従って、走査クロック信号の上昇するエツジにおい
て、マスタからのデータが、マスタが透過性状態ヘスイ
ッチする前に、スレーブ内にラッチされる。
シフトを与えている。このことは、同一のクロック信号
がマスタ及びスレーブの両方へ印加されることを可能と
するが、マスタ／スレーブフリップフロップにおいて本
来的なレース条件を無効とする。正のエツジによってト
リガされるＤ型フリップフロップモードにおける場合、
マスタはスレーブのものよりも低いクロックスレッシュ
ホールドを有している。したがって、クロック信号の下
降エツジにおいて、マスタからのデータは、マスタが透
過性モードヘスイッチする前に、スレーブ内にラッチさ
れる。逆に、負のエツジによってトリガされる走査フリ
ップフロップモードにおいては、マスタはスレーブより
も一層高い走査クロックスレッシュホールドを有してい
る。従って、走査クロック信号の上昇するエツジにおい
て、マスタからのデータが、マスタが透過性状態ヘスイ
ッチする前に、スレーブ内にラッチされる。
適切な動作のために、第１図の回路は、スキャン即ち走
査能力に関連しであるクロックタイミング規則を遵守す
ることを必要とする。走査クロックＳＣＬＫ及び走査イ
ネーブルＳＥ信号は、あるタイミング規則に従わねばな
らない。第一に、第２図に示した如く、走査クロックＳ
ＣＬＫは、走査イネーブルＳＥが高となる前に高へ移行
せねばならない。このことは、レジスタのスレーブ部分
におけるデータが、本回路が走査モードに入る時に保存
されることを確保する。走査イネーブルが高へ移行する
ことと走査クロックが高へ移行することとの間の遅延は
、第２図においてｔｌによって示されている。第二に、
低へスイッチングする前に、走査クロックＳＣＬＫは、
走査イネーブル信号ＳＥが高へ移行する後になるまで待
機せねばならない。このセットアツプ時間は、第２図に
おいてｔ２で示されている。
査能力に関連しであるクロックタイミング規則を遵守す
ることを必要とする。走査クロックＳＣＬＫ及び走査イ
ネーブルＳＥ信号は、あるタイミング規則に従わねばな
らない。第一に、第２図に示した如く、走査クロックＳ
ＣＬＫは、走査イネーブルＳＥが高となる前に高へ移行
せねばならない。このことは、レジスタのスレーブ部分
におけるデータが、本回路が走査モードに入る時に保存
されることを確保する。走査イネーブルが高へ移行する
ことと走査クロックが高へ移行することとの間の遅延は
、第２図においてｔｌによって示されている。第二に、
低へスイッチングする前に、走査クロックＳＣＬＫは、
走査イネーブル信号ＳＥが高へ移行する後になるまで待
機せねばならない。このセットアツプ時間は、第２図に
おいてｔ２で示されている。
３番目のタイミング条件は、走査イネーブル信号ＳＥは
、走査クロックＳＣＬＫが低へ移行する後になるまで低
へスイッチしてはならないということである。この条件
は、走査モードを終了する際に入力ノード上の走査デー
タＳＤを保存することを確保する。必要な時間遅延は第
２図においてｔＢで示されている。更に注意すべきこと
であるが、クロックＣＬＫ及びラッチイネーブルＬＥ信
号は、走査モードへ入る前に低へ強制的に移行され且つ
走査モードが完了するまで低状態に止どまる。クロック
ＣＬＫ又はラッチイネーブルＬＥ信号が低へ移行するこ
とに続いて走査クロックが高へ移行する前の間の遅延は
第２図においてｔＡで示してあり、一方走査イネーブル
ＳＥが低へ移行した後クロックＣＬＫ又はラッチイネー
ブルＬＥが高へスイッチすることが可能となる前の時間
遅れは第２図においてｔＢで示されている。
、走査クロックＳＣＬＫが低へ移行する後になるまで低
へスイッチしてはならないということである。この条件
は、走査モードを終了する際に入力ノード上の走査デー
タＳＤを保存することを確保する。必要な時間遅延は第
２図においてｔＢで示されている。更に注意すべきこと
であるが、クロックＣＬＫ及びラッチイネーブルＬＥ信
号は、走査モードへ入る前に低へ強制的に移行され且つ
走査モードが完了するまで低状態に止どまる。クロック
ＣＬＫ又はラッチイネーブルＬＥ信号が低へ移行するこ
とに続いて走査クロックが高へ移行する前の間の遅延は
第２図においてｔＡで示してあり、一方走査イネーブル
ＳＥが低へ移行した後クロックＣＬＫ又はラッチイネー
ブルＬＥが高へスイッチすることが可能となる前の時間
遅れは第２図においてｔＢで示されている。
再度第１Ｂ図を参照して説明すると、図示した種々の電
圧レベルの間の差は、典型的に、３００ｍＶの程度であ
る。従って、Ｖｏ、、とＶ ＳＣＬＫ□との間の電圧の
完全なスイング即ち振れは９００ｍＶの程度である。標
準のＥＣＬ電圧ドライバは６００ｍＶのスイング即ち振
れを与えるに過ぎず、従って■５ｃＬＫｌｌを発生する
ためにエキストラな３０Ｏｍ Ｖを与えるために特別の
ドライバが必要とされる。更に、走査モードは負のエツ
ジによるトリガ動作を使用す゛るので、正のエツジによ
ってトリガされるレジスタモードと負のエツジによって
トリガされる走査モードとの間の遷移期間中第２図で示
したタイミング制限を実現するためにエキストラなりロ
ック回路が必要とされる。
圧レベルの間の差は、典型的に、３００ｍＶの程度であ
る。従って、Ｖｏ、、とＶ ＳＣＬＫ□との間の電圧の
完全なスイング即ち振れは９００ｍＶの程度である。標
準のＥＣＬ電圧ドライバは６００ｍＶのスイング即ち振
れを与えるに過ぎず、従って■５ｃＬＫｌｌを発生する
ためにエキストラな３０Ｏｍ Ｖを与えるために特別の
ドライバが必要とされる。更に、走査モードは負のエツ
ジによるトリガ動作を使用す゛るので、正のエツジによ
ってトリガされるレジスタモードと負のエツジによって
トリガされる走査モードとの間の遷移期間中第２図で示
したタイミング制限を実現するためにエキストラなりロ
ック回路が必要とされる。
第４図に別の実施例を示しである。第４図を参照すると
、第１図のトランジスタと同一の機能を有するトランジ
スタには同一の参照番号を付しである。主要な構造的な
差異は、第二ＳＬＭセレクトトランジスタＱ２６を欠如
しており且つＭＣＬＫ及びＬＣＬＫ発生トランジスタＱ
４０．Ｑ４１Ｑ４２．Ｑ４３．Ｑ４４を欠如しているこ
とである。第４図の回路において、制御信号は、適宜の
ＥＣＬ電圧レベルを有する種々のセレクトトランジスタ
のベースへ直接的に印加される。特に、ＣＬＫ／ＳＣＬ
Ｋ信号がＭＬＭ及びＳＴＭトランジスタ（Ｑ１０及びＱ
２４）へ印加され、■信号がＲＭセレクトトランジスタ
（Ｑｌｌ）へ印加され、ＳＥ倍信号ＳＭセレクトトラン
ジスタ（Ｑ１２）へ印加され、且つＬＥ倍信号ＬＥＭセ
レクトトランジスタ（Ｑ ２２）へ印加される。
、第１図のトランジスタと同一の機能を有するトランジ
スタには同一の参照番号を付しである。主要な構造的な
差異は、第二ＳＬＭセレクトトランジスタＱ２６を欠如
しており且つＭＣＬＫ及びＬＣＬＫ発生トランジスタＱ
４０．Ｑ４１Ｑ４２．Ｑ４３．Ｑ４４を欠如しているこ
とである。第４図の回路において、制御信号は、適宜の
ＥＣＬ電圧レベルを有する種々のセレクトトランジスタ
のベースへ直接的に印加される。特に、ＣＬＫ／ＳＣＬ
Ｋ信号がＭＬＭ及びＳＴＭトランジスタ（Ｑ１０及びＱ
２４）へ印加され、■信号がＲＭセレクトトランジスタ
（Ｑｌｌ）へ印加され、ＳＥ倍信号ＳＭセレクトトラン
ジスタ（Ｑ１２）へ印加され、且つＬＥ倍信号ＬＥＭセ
レクトトランジスタ（Ｑ ２２）へ印加される。
第５図において、制御信号の電圧レベルが示されている
。これらの信号の全体的なスイング即ち振れは標準的な
６００ｍＶであり、ＳＥ／Ｓ丁旧号の振れはＣＬＫ／Ｓ
ＣＬＫ信号の半分である。
。これらの信号の全体的なスイング即ち振れは標準的な
６００ｍＶであり、ＳＥ／Ｓ丁旧号の振れはＣＬＫ／Ｓ
ＣＬＫ信号の半分である。
従って、何ら特別なドライバ回路が必要とされることは
ない。
ない。
種々のモードで動作し且つモード間の遷移を行なうため
の信号ＣＬＫ／ＳＣＬＫ、ＬＥ、ＳＥのタイミング条件
は第６図及び第７図に示しである。
の信号ＣＬＫ／ＳＣＬＫ、ＬＥ、ＳＥのタイミング条件
は第６図及び第７図に示しである。
第６図においては、透過性ラッチモードにおける動作を
示しである。
示しである。
ラッチモードに入る前に、１．ＳＥ、ＣＬＫ／Ｓ ＣＬ
Ｋが低ヘスイッチされ、スレーブラッチをマスタラッチ
のＭＱ、 ■頁からスレーブラッチを分離させる。特に
、ＣＬＫ／ＳＣＬＫが低であると、ＳＴＭトランジスタ
Ｑ２４がオフとなり、従ってトランジスタＱ１７又はＱ
２０へ電流が供給されることはない。ＬＥが低であると
、出力は前に確立されたレベルにラッチされたままとな
る。
Ｋが低ヘスイッチされ、スレーブラッチをマスタラッチ
のＭＱ、 ■頁からスレーブラッチを分離させる。特に
、ＣＬＫ／ＳＣＬＫが低であると、ＳＴＭトランジスタ
Ｑ２４がオフとなり、従ってトランジスタＱ１７又はＱ
２０へ電流が供給されることはない。ＬＥが低であると
、出力は前に確立されたレベルにラッチされたままとな
る。
しかしながら、ｔＥが高ヘスイッチされると、ＬＥＭト
ランジスタ（Ｑ ２２）が導通状態となり、且つスレー
ブラッチの出力はスレーブＤ信号のレベルに追従し且つ
透過性となる。
ランジスタ（Ｑ ２２）が導通状態となり、且つスレー
ブラッチの出力はスレーブＤ信号のレベルに追従し且つ
透過性となる。
次に、第７図を参照すると、レジスタモード及び走査モ
ードの動作が示されている。ＳＥ／’ｆｆの状態は、Ｒ
Ｍセレクトトランジスタ（Ｑｌｌ）が導通状態となるか
否かを制御し、且つマスタラッチはデータ入力信号に応
答するか又はＳＭセレクトトランジスタ（Ｑ １２）が
導通状態となり、且つマスタラッチが走査データ入力信
号に応答する。
ードの動作が示されている。ＳＥ／’ｆｆの状態は、Ｒ
Ｍセレクトトランジスタ（Ｑｌｌ）が導通状態となるか
否かを制御し、且つマスタラッチはデータ入力信号に応
答するか又はＳＭセレクトトランジスタ（Ｑ １２）が
導通状態となり、且つマスタラッチが走査データ入力信
号に応答する。
ＣＬＫ／ＳＣＬＫが低であると、ＭＬＭトランジスタ（
ＱＩＯ）がオフ状態となり、従ってマスタラッチは透過
性となり、且つマスタラッチ出力ＭＱ及びＶ■は選択し
た入力に追従する。更に、ＳＴＭセレクトトランジスタ
（Ｑ２４）がオフ状態となり、従ってスレーブラッチ出
力は前に確立した値にラッチされる。
ＱＩＯ）がオフ状態となり、従ってマスタラッチは透過
性となり、且つマスタラッチ出力ＭＱ及びＶ■は選択し
た入力に追従する。更に、ＳＴＭセレクトトランジスタ
（Ｑ２４）がオフ状態となり、従ってスレーブラッチ出
力は前に確立した値にラッチされる。
ＣＬＫ／ＳＣＬＫが高であると、ＭＬＭトランジスタ（
ＱＩＯ）がオン状態となり、従ってマスタラッチ出力は
ラッチされ且つＳＴＭセレクトトランジスタ（Ｑ２４）
がオン状態となり、従ってスレーブラッチは透過性とな
り、且つスレーブラッチ出力はマスタラッチ出力に追従
する。
ＱＩＯ）がオン状態となり、従ってマスタラッチ出力は
ラッチされ且つＳＴＭセレクトトランジスタ（Ｑ２４）
がオン状態となり、従ってスレーブラッチは透過性とな
り、且つスレーブラッチ出力はマスタラッチ出力に追従
する。
更に、レジスタモードと走査モードとの間の遷移期間中
、ＳＥ／丁■信号は、ＣＬＫ／ＳＣＬＫ信号が低状態ヘ
スイッチされた後所定時間までスイッチされることはな
い。このタイミングは、データ入力レベル及び走査入力
レベルの間でマスタラッチ出力をスイッチングする前に
スレーブラッチがラッチされることを確保する。従って
、これらのレベルの間の遷移は、ＣＬＫ／ＳＣＬＫがス
イッチされるまで、スレーブラッチ出力において反映さ
れることはない。
、ＳＥ／丁■信号は、ＣＬＫ／ＳＣＬＫ信号が低状態ヘ
スイッチされた後所定時間までスイッチされることはな
い。このタイミングは、データ入力レベル及び走査入力
レベルの間でマスタラッチ出力をスイッチングする前に
スレーブラッチがラッチされることを確保する。従って
、これらのレベルの間の遷移は、ＣＬＫ／ＳＣＬＫがス
イッチされるまで、スレーブラッチ出力において反映さ
れることはない。
従って、この実施例は、これら三つのモードで動作する
ために単に三つの独立的な制御信号を必要とするに過ぎ
ない。更に、これら制御信号のレベルはスタンダードな
ＥＣＬレベルであり、且つ何ら特別のドライバ回路を必
要とすることはない。
ために単に三つの独立的な制御信号を必要とするに過ぎ
ない。更に、これら制御信号のレベルはスタンダードな
ＥＣＬレベルであり、且つ何ら特別のドライバ回路を必
要とすることはない。
単一クロック信号ＣＬＫ／ＳＣＬＫがレジスタモード及
び走査モードの両方において使用され、且つ全てのモー
ドは正のエツジによってトリガされるものである。
び走査モードの両方において使用され、且つ全てのモー
ドは正のエツジによってトリガされるものである。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
第１Ａ図は走査可能レジスタ／ラッチ回路の概略図、第
１Ｂ図は第１Ａ図の実施例において使用される制御信号
の電圧レベルを示した概略図、第２図はある所要のタイ
ミング関係を示したタイミング線図、第３図は第１図の
回路の幾つかの「デイジ−チェーン構成」を示したブロ
ック図、第４図は走査可能レジスタ／ラッチ回路の別の
実施例を示した回路図、第５図は第４図の実施例におい
て使用される制御信号の電圧レベルを示した概略図、第
６図は第４図の回路をレジスタモード、走（符号の説明
） Ｑ５，０６ ：第一マスタラッチモード（ＭＳＬ）
対トランジスタ Ｑ４．Ｑ７ ：第二レジスタモード（ＲＭ）対トラ
ンジスタ Ｑ３．Ｑ８ ：第三走査モード（ＳＭ）対トランジ
スタ Ｎ１ ：マスタ左側（ＬＨＳ）端子Ｎ２
：マスタ右側ＣＲＨＳ）端子Ｑ１８．Ｑ１９：第四
スレーブラッチモード（ＳＬＭ）対トランジスタ Ｑ１７．Ｑ２０：第五スレーブ透過性モード（ＳＴＭ）
対トランジスタ Ｑ１６．Ｑ２１：第六ラッチイネーブルモード（ＬＥＭ
）対トランジスタ ＦＩＧ、 ２゜ ＦＩＧ＝３゜ ＦＩＧ、ＪＢ。 ＦＩＧ、 ５゜ 口Ｇ、Ｊ。 牟続補正書（ｊ５カ 平成元年１１月１７日
１Ｂ図は第１Ａ図の実施例において使用される制御信号
の電圧レベルを示した概略図、第２図はある所要のタイ
ミング関係を示したタイミング線図、第３図は第１図の
回路の幾つかの「デイジ−チェーン構成」を示したブロ
ック図、第４図は走査可能レジスタ／ラッチ回路の別の
実施例を示した回路図、第５図は第４図の実施例におい
て使用される制御信号の電圧レベルを示した概略図、第
６図は第４図の回路をレジスタモード、走（符号の説明
） Ｑ５，０６ ：第一マスタラッチモード（ＭＳＬ）
対トランジスタ Ｑ４．Ｑ７ ：第二レジスタモード（ＲＭ）対トラ
ンジスタ Ｑ３．Ｑ８ ：第三走査モード（ＳＭ）対トランジ
スタ Ｎ１ ：マスタ左側（ＬＨＳ）端子Ｎ２
：マスタ右側ＣＲＨＳ）端子Ｑ１８．Ｑ１９：第四
スレーブラッチモード（ＳＬＭ）対トランジスタ Ｑ１７．Ｑ２０：第五スレーブ透過性モード（ＳＴＭ）
対トランジスタ Ｑ１６．Ｑ２１：第六ラッチイネーブルモード（ＬＥＭ
）対トランジスタ ＦＩＧ、 ２゜ ＦＩＧ＝３゜ ＦＩＧ、ＪＢ。 ＦＩＧ、 ５゜ 口Ｇ、Ｊ。 牟続補正書（ｊ５カ 平成元年１１月１７日
Claims (1)
- 【特許請求の範囲】 １、出力端子を供給するための多機能回路において、入
力信号を受取るべく接続されているマスタ回路が設けら
れており、前記出力端子へ接続されており且つ前記入力
信号を受取るべく接続されており且つ選択的に前記マス
タ回路へ接続させることが可能なスレーブ回路が設けら
れており、第一組の制御信号が前記マスタ回路をディス
エーブルさせ且つ前記スレーブ回路をして前記出力端子
へ直接的に前記入力信号を供給させ、第二組の制御信号
が前記マスタ回路をディスエーブルさせると共に前記ス
レーブ回路をして前記第二組の制御信号の一つが状態を
変化させる時に前記入力信号を前記出力端子上へラッチ
させ、且つ第三組の制御信号が前記スレーブ回路をして
前記マスタ回路からデータを受取らせ且つそのデータを
前記出力端子へ供給させることを特徴とする多機能回路
。 ２、特許請求の範囲第１項において、前記マスタ回路は
、更に、第四組の制御信号に応答して前記入力信号を受
取るべく接続されている走査入力端子を有することを特
徴とする多機能回路。 ３、特許請求の範囲第１項において、前記マスタ回路が
、第一端子と第二端子との間の電位差を維持し第一トラ
ンジスタを介して第一ノードへ共通接続されているエミ
ッタを有する第一対の交差結合したトランジスタ、前記
第一ノードへ結合されている第二ノードへ第二トランジ
スタを介して共通接続されたエミッタを有しており各々
が前記第一対の別個の一つへ接続されており且つ一方が
前記入力信号を受取るべく接続されると共に他方が基準
電位を受取るべく接続されている第二対のトランジスタ
、及び前記第一ノードへ接続されている第一電流源、を
有することを特徴とする多機能回路。 ４、特許請求の範囲第３項において、前記第一ノード及
び第二ノードが抵抗的に結合されていることを特徴とす
る多機能回路。 ５、特許請求の範囲第３項において、前記第二対の一方
のコレクタが前記第一対の対応する一つのコレクタへ接
続されており且つ前記第一端子へも接続されており、且
つ前記第二対の他方のコレクタが前記第一対の他方のコ
レクタへ接続されると共に前記第二端子へも接続されて
いることを特徴とする多機能回路。 ６、特許請求の範囲第３項において、更に、前記第二ノ
ードへ第三トランジスタを介して共通接続されており且
つその一つが走査データ信号を受取るべく接続されてい
る第三対のトランジスタを有することを特徴とする多機
能回路。 ７、特許請求の範囲第６項において、前記第三対の一方
のコレクタが前記第一端子へ接続されており、且つ前記
第三対の他方のコレクタが前記第二端子へ接続されてい
ることを特徴とする多機能回路。 ８、特許請求の範囲第３項において、前記スレーブ回路
が、前記出力端子と付加した端子との間の電位差を維持
し第四トランジスタを介して第三ノードへ共通接続され
ているエミッタを有する第四対の交差結合したトランジ
スタ、第五トランジスタを介して前記第三ノードへ共通
接続されているエミッタを有しており各々が前記第四対
の別個の一つへ接続されており一方が前記基準電位を受
取るべく接続されると共に他方が前記入力信号を受取る
べく接続されている第五対のトランジスタ、前記第三ノ
ードへ接続されている第二電流源、を有することを特徴
とする多機能回路。 ９、特許請求の範囲第７項において、更に、第六トラン
ジスタを介して前記第三ノードへ共通接続されているエ
ミッタを有する第六対のトランジスタを有することを特
徴とする多機能回路。 １０、特許請求の範囲第９項において、前記第六対の一
方のコレクタが前記第四対及び第五対の各々の一方のコ
レクタへ接続されると共に前記出力端子へ接続されてい
ることを特徴とする多機能回路。 １１、特許請求の範囲第１０項において、前記第四対、
第五対、第六対の全ての他方のコレクタが前記付加した
端子へ接続されていることを特徴とする多機能回路。 １２、特許請求の範囲第８項において、更に、前記第一
トランジスタ及び第六トランジスタの両方へクロック信
号を供給する手段、及び前記第五トランジスタへラッチ
イネーブル信号を供給する手段、を有することを特徴と
する多機能回路。 １３、特許請求の範囲第１０項において、前記第一対の
トランジスタも前記第六対のトランジスタへ接続されて
いることを特徴とする多機能回路。 １４、出力端子へ入力データを供給するための多機能回
路において、前記入力データを受取るべく接続されてい
るマスタ回路、前記出力端子へ接続されており且つ前記
入力データを受取るべく接続されており且つ前記マスタ
回路へ選択的に接続させることが可能なスレーブ回路、
一組の制御信号に応答して前記マスタ回路及び前記スレ
ーブ回路の各々へ接続されるイネーブル手段、を有して
おり、前記制御信号は前記マスタ回路及び前記スレーブ
回路をイネーブルさせて以下のモードのうちの少なくと
も二つのモードとさせることが可能であり、 （１）前記マスタ回路をディスエーブルし且つ前記スレ
ーブ回路をイネーブルして前記入力データを前記出力端
子上へ供給させ、 （２）前記マスタ回路をディスエーブルし且つ前記スレ
ーブ回路をイネーブルして前記スレーブ回路をして前記
一組の制御信号の一つによって決定される時間において
前記入力データを前記出力端子上へラッチさせ、 （３）前記マスタ回路及び前記スレーブ回路をイネーブ
ルして前記マスタ回路から前記入力データを前記スレー
ブ回路へ転送し次いで前記出力端子へ転送する、 ことを特徴とする多機能回路。 １５、特許請求の範囲第１４項において、前記マスタ回
路が、更に、走査入力端子を有しており、前記モードが
、更に、（４）前記マスタ回路及び前記スレーブ回路を
イネーブルして前記走査入力端子へ供給されたデータを
前記出力端子へ転送することを包含していることを特徴
とする多機能回路。 １６、バイポーラ回路において、エミッタを共通接続す
ると共に第一トランジスタを介して第一ノードへ接続し
た第一対のトランジスタが設けられており、前記第一対
の第一トランジスタのベースが第一端子を介して前記第
一対の第二トランジスタのコレクタへ結合されており且
つ前記第一対の第二トランジスタのベースが第二端子を
介して前記第一対の第一トランジスタのコレクタへ接続
されており、エミッタが共通接続されており且つ第二ト
ランジスタを介して第二ノードへ接続されている第二対
のトランジスタが設けられており、前記第二対の第一ト
ランジスタのコレクタは前記第二端子へ接続されており
且つベースは基準電位へ接続されており、前記第一対の
第二トランジスタのコレクタは前記第一端子へ接続され
ており且つベースは入力信号を受取るべく接続されてお
り、エミッタを共通接続すると共に第三トランジスタを
介して前記第二ノードへ接続されている第三対のトラン
ジスタが設けられており、前記第三対の第一トランジス
タのコレクタは前記第二端子へ接続されており且つベー
スは走査データを受取るべく接続されており、前記第三
対の第二トランジスタのコレクタは前記第一端子へ接続
されており且つベースは走査データを受取るべく接続さ
れていることを特徴とするバイポーラ回路。 １７、特許請求の範囲第１６項において、エミッタを共
通接続すると共に第四トランジスタを介して第三ノード
へ接続されている第四対のトランジスタが設けられてお
り、前記第四対の第一トランジスタのベースは第三端子
を介して第四対の第二トランジスタのコレクタへ接続さ
れており且つ前記第四対の第二トランジスタのベースは
第四端子を介して前記第四対の第一トランジスタのコレ
クタへ接続されており、エミッタを共通接続すると共に
第五トランジスタを介して前記第三ノードへ接続されて
いる第五対のトランジスタが設けられており、前記第二
対の第一トランジスタのコレクタは前記第四端子へ接続
されており且つベースは前記入力信号を受取るべく接続
されており、前記第五対の第二トランジスタのコレクタ
は前記第三端子へ接続すると共にベースは前記基準電位
へ接続されており、エミッタを共通接続すると共に第六
トランジスタを介して前記第三ノードへ接続されている
第六対のトランジスタが設けられており、前記第三対の
第一トランジスタのコレクタは前記第四端子へ接続する
と共にベースは前記第一対の第二トランジスタのベース
へ接続されており、前記第六対の第二トランジスタのコ
レクタは前記第三端子へ接続すると共にベースは前記第
一対の第一トランジスタのベースへ接続していることを
特徴とするバイポーラ回路。 １８、特許請求の範囲第１７項において、クロック信号
が前記第一トランジスタ及び第六トランジスタの両方の
ベースへ供給され、基準信号が前記第二トランジスタ及
び第四トランジスタの両方のベースへ供給され、ラッチ
イネーブル信号が前記第五トランジスタのベースへ供給
されることを特徴とするバイポーラ回路。 １９、特許請求の範囲第１８項において、エミッタとコ
レクタとを前記第四トランジスタと並列に接続した第七
トランジスタが設けられており、走査イネーブル信号が
前記第一トランジスタ及び第六トランジスタのベースへ
供給され且つ走査クロック信号が前記第七トランジスタ
のベースへ供給されることを特徴とするバイポーラ回路
。 ２０、結合したマスタラッチ及びスレーブラッチを具備
しており、受取ったレジスタ入力データを一組の出力端
子へ転送するためのレジスタとして（レジスタモード）
、受取った走査レジスタデータを出力端子へ転送するた
めの走査レジスタとして（走査モード）、又は受取った
レジスタデータに対するラッチ要素として（ラッチモー
ド）選択的に機能しレジスタ入力データ及びレジスタ走
査入力データを受取るためのエミッタ結合論理（ＥＣＬ
）回路構成体において、レジスタモード（ＲＭ）対のエ
ミッタ結合トランジスタが前記マスタラッチ内に設けら
れており、前記ＲＭ対内の右側トランジスタ（ＲＨＳ）
はそのコレクタをマスタＲＨＳ端子へ接続しており且つ
前記ＲＭ対内の左側（ＬＨＳ）トランジスタはそのコレ
クタをマスタＬＨＳ端子へ結合しており、且つ前記ＲＭ
対内のトランジスタのベースは前記レジスタ入力データ
を受取るべく適合されており、ＲＭセレクトトランジス
タがそのコレクタを前記ＲＭトランジスタ対の結合エミ
ッタへ結合しておりそのエミッタをマスタ定電流源へ結
合しており且つそのベースをＲＭセレクト信号を受取る
べく適合されており、走査モード（ＳＭ）対のエミッタ
結合トランジスタが前記マスタラッチ内に設けられてお
り、前記ＳＭ対内のＲＨＳトランジスタはそのコレクタ
を前記マスタＲＨＳ端子へ結合すると共に前記ＲＭ対内
のＬＨＳトランジスタはそのコレクタを前記マスタＬＨ
Ｓ端子へ結合しており、前記ＳＭ対内のトランジスタの
ベースは前記走査レジスタ入力データを受取るべく適合
されており、ＳＭセレクトトランジスタはそのコレクタ
を前記ＳＭトランジスタ対の結合エミッタへ結合させて
おりそのエミッタを前記マスタ定電流源へ結合しており
且つそのベースをＳＣＬＫセレクト信号を受取るべく適
合しており、マスタラッチモード（ＭＬＭ）対のエミッ
タ結合トランジスタが前記マスタラッチ内に設けられて
おり、前記ＭＬＭ対内のＲＨＳトランジスタはそのコレ
クタを前記マスタＲＨＳ端子へ結合しており且つ前記Ｍ
ＬＭ対内のＬＨＳトランジスタはそのコレクタを前記マ
スタＬＨＳ端子へ結合しており、前記ＭＬＭ対内のＲＨ
Ｓトランジスタのベースは前記マスタＬＨＳ端子へ結合
しており且つ前記ＭＬＭ対内のＬＨＳトランジスタのベ
ースは前記マスタＲＨＳ端子へ結合されており、ＭＬＭ
セレクトトランジスタはそのコレクタを前記ＭＬＭトラ
ンジスタ対の結合エミッタへ結合しておりそのエミッタ
を前記マスタ定電流源へ結合しており且つそのベースを
ＭＣＬＫセレクト信号を受取るべく適合しており、Ｖ＿
Ｃ＿Ｌ＜Ｖ＿Ｃ＜Ｖ＿Ｃ＿Ｈ＜ＶＳ＿Ｃ＿Ｌ＿Ｋ＿Ｈの
ように選択された電圧レベルの大きさで一組の電圧レベ
ルＶ＿Ｃ＿Ｌ、Ｖ＿Ｃ、Ｖ＿Ｃ＿Ｈ、Ｖ＿Ｓ＿Ｃ＿Ｌ＿
Ｋ＿Ｈを発生する手段が設けられており、前記ＲＭ対の
エミッタを前記マスタ電流源へ結合して前記レジスタ入
力データに対応して前記マスタＲＨＳ端子及びＬＨＳ端
子に電圧レベルを確立するため、又は前記ＳＭ対のエミ
ッタを前記マスタ電流源へ結合して前記走査レジスタ入
力データに対応して前記マスタＲＨＳ端子及びＬＨＳ端
子に電圧レベルを確立するために、又は前記ＬＭ対のエ
ミッタを前記マスタ電流源へ結合して前に確立したＲＭ
又はＳＭ電圧レベルを前記マスタＲＨＳ端子及びＬＨＳ
端子上にラッチしてＭＣＬＫがＶ＿Ｃの周りでスイング
し且つＳＣＬＫがＭＣＬＫの周りでスイングし従ってＳ
ＣＬＫが拡張したスイングを行なってＭＣＬＫにとって
代わるために前記ＲＭ、ＳＣＬＫ、ＭＣＬＫセレクト信
号の大きさを前記電圧レベルの選択したものへ制御可能
に設定する手段が設けられていることを特徴とするエミ
ッタ結合論理回路構成体。 ２１、特許請求の範囲第２０項において、更に、スレー
ブ透過モード（ＳＴＭ）対のエミッタ結合トランジスタ
が前記スレーブラッチ内に設けられており、前記ＳＴＭ
対内のＲＨＳトランジスタはそのコレクタを出力ＲＨＳ
端子へ結合しており且つ前記ＳＴＭ対内のＬＨＳトラン
ジスタはそのコレクタを出力ＬＨＳ端子へ結合しており
、前記ＳＴＭ対内のＲＨＳトランジスタのベースは前記
マスタＲＨＳ端子上の電圧レベルに応答すべく適合され
ており且つ前記ＳＴＭ対内の前記ＬＨＳトランジスタの
ベースは前記マスタＬＨＳ端子上の電圧レベルに応答す
べく適合されており、ＳＴＭセレクトトランジスタはそ
のコレクタを前記ＳＴＭトランジスタ対の結合エミッタ
へ結合しておりそのエミッタをスレーブ定電流源へ結合
しており且つそのベースを前記ＭＣＬＫセレクト信号を
受取るべく適合されており、ラッチ要素モード（ＬＥＭ
）対のエミッタ結合トランジスタが前記スレーブラッチ
内に設けられており、前記ＬＥＭ対内のＲＨＳトランジ
スタはそのコレクタを前記出力ＲＨＳ端子へ結合してお
り且つ前記ＲＭ対内のＬＨＳトランジスタはそのコレク
タを前記出力ＬＨＳ端子へ結合しており、前記ＬＥＭ対
内のトランジスタのベースは前記レジスタ入力データを
受取るべく適合されており、ＬＥＭセレクトトランジス
タはそのコレクタを前記ＬＥＭトランジスタ対の結合エ
ミッタへ結合しておりそのエミッタを前記スレーブ定電
流源へ結合しており且つそのベースをＬＥＭセレクト信
号を受取るべく適合しており、スレーブラッチモード（
ＳＬＭ）対のエミッタ結合トランジスタが前記スレーブ
ラッチ内に設けられており、前記ＳＬＭ対内のＲＨＳト
ランジスタはそのコレクタを前記出力ＲＨＳ端子へ結合
しており且つ前記ＳＬＭ対内のＬＨＳトランジスタはそ
のコレクタを前記出力ＬＨＳ端子へ結合しており、前記
ＳＬＭ対内のＲＨＳトランジスタのベースは前記出力Ｌ
ＨＳ端子へ結合しており且つ前記ＭＬＭ対内のＬＨＳト
ランジスタのベースは前記出力ＲＨＳ端子へ結合してお
り、第一ＳＬＭセレクトトランジスタはそのコレクタを
前記ＳＬＭトランジスタ対の結合エミッタへ結合してお
りそのエミッタを前記マスタ定電流源へ結合しており且
つそのベースをＳＬＭセレクト信号を受取るべく適合し
ており、第二ＳＬＭセレクトトランジスタはそのコレク
タを前記ＳＬＭトランジスタ対の話合エミッタへ結合し
ておりそのエミッタを前記マスタ定電流源へ結合してお
り且つそのベースを前記ＳＣＬＫセレクト信号を受取る
べく適合しており、前記ＳＴＭ対のエミッタを前記スレ
ーブ電流源へ結合して前記マスタＲＨＳ端子及びＬＨＳ
端子上の電圧レベルに対応して前記出力ＲＨＳ端子及び
ＬＨＳ端子において電圧レベルを確立するため又は前記
ＬＥＭ対のエミッタを前記マスタ電流源へ結合して前記
ＬＥＭ対内のトランジスタのベースにおいて受取られた
レジスタ入力データに対応して前記出力ＲＨＳ端子及び
ＬＨＳ端子において電圧レベルを確立するための何れか
のために前記ＬＥＭ、ＳＬＭセレクト信号の大きさを前
記電圧レベルの選択したものに制御可能に設定する手段
が設けられていることを特徴とするエミッタ結合論理回
路構成体。 ２２、特許請求の範囲第２１項において、前記ＲＭ、Ｓ
Ｍ、ＭＣＬＫ、ＬＥＭ、ＳＬＭセレクト信号の大きさを
設定する手段が、前記ＲＭ及びＳＬＭセレクト信号の大
きさをＶ＿Ｃへ設定する手段と、前記レジスタ入力デー
タに対応して前記マスタ端子上に第一組の電圧レベルを
確立するため及び前記マスタ端子上に以前に確立された
一組の電圧レベルを前記出力端子上にラッチするために
前記ＭＣＬＫセレクト信号の大きさをＶ＿Ｃ＿Ｌへ設定
し前記ＳＣＬＫセレクト信号の大きさをＶ＿Ｃ＿Ｌへ設
定し且つ前記ＬＥＭセレクト信号の大きさをＶ＿Ｃ＿Ｌ
へ設定する手段と、前記第一組の電圧レベルを前記マス
タ端子上にラッチし且つ前記第一組の電圧レベルを前記
出力端子上に確立するために前記ＭＣＬＫセレクト信号
の大きさをＶ＿Ｃ＿Ｈへ設定し前記ＳＣＬＫセレクト信
号の大きさをＶ＿Ｃ＿Ｌへ設定し且つ前記ＬＥＭセレク
ト信号の大きさをＶ＿Ｃ＿Ｌへ設定する手段と、前記第
一組の電圧レベルが前記出力端子上にラッチされている
間に前記走査入力データに対応して前記マスタ端子上に
第二組の電圧レベルを確立するために前記ＭＣＬＫセレ
クト信号の大きさをＶ＿Ｃ＿Ｌへ設定し前記ＳＣＬＫセ
レクト信号の大きさをＶ＿Ｓ＿Ｃ＿Ｌ＿Ｋ＿Ｈへ設定し
且つ前記ＬＥＭセレクト信号の大きさをＶ＿Ｃ＿Ｌへ設
定する手段と、前記第二組の電圧レベルを前記マスタ端
子上にラッチさせ且つ前記第二組の電圧レベルを前記出
力端子上に確立するために前記ＭＣＬＫセレクト信号の
大きさをＶ＿Ｃ＿Ｈへ設定し前記ＳＣＬＫセレクト信号
の大きさをＶ＿Ｃ＿Ｌへ設定し且つ前記ＬＥＭセレクト
信号の大きさをＶ＿Ｃ＿Ｌへ設定する手段と、前記第二
組の電圧レベルが前記出力端子にラッチされている間に
前記走査入力データに対応して前記マスタ端子上に第三
組の電圧レベルを確立するために前記ＭＣＬＫセレクト
信号の大きさをＶ＿Ｃ＿Ｈへ設定し前記ＳＣＬＫセレク
ト信号の大きさをＶ＿Ｓ＿Ｃ＿Ｌ＿Ｋ＿Ｈへ設定し且つ
前記ＬＥＭセレクト信号の大きさをＶ＿Ｃ＿Ｌへ設定す
る手段と、前記第三組の電圧レベルが前記出力端子にラ
ッチされている間に前記レジスタ入力データに対応して
前記マスタ端子上に第四組の電圧レベルを確立するため
に前記ＭＣＬＫセレクト信号の大きさをＶ＿Ｃ＿Ｌへ設
定し前記ＳＣＬＫセレクト信号の大きさをＶ＿Ｃ＿Ｌへ
設定し且つ前記ＬＥＭセレクト信号の大きさをＶ＿Ｃ＿
Ｌへ設定する手段と、を有することを特徴とするエミッ
タ結合論理回路構成体。 ２３、特許請求の範囲第２２項において、前記ＲＭ、Ｓ
Ｍ、ＭＣＬＫ、ＬＥＭ、ＳＬＭセレクト信号の大きさを
設定する手段が、更に、前記ラッチモードで動作するた
めに前記ＭＣＬＫセレクト信号の大きさをＶ＿Ｃ＿Ｌへ
設定し且つ前記ＳＣＬＫセレクト信号の大きさをＶ＿Ｃ
＿Ｌへ設定し且つ前記レジスタ入力データに対応して前
記出力端子上に第五組の電圧レベルを確立するために前
記ＬＥＭセレクト信号の大きさをＶ＿Ｃ＿Ｈへ設定し且
つ前記第五組の電圧レベルを前記出力端子上にラッチす
るために前記ＬＥＭセレクト信号の大きさをＶ＿Ｃ＿Ｌ
へ設定するための手段を有することを特徴とするエミッ
タ結合論理回路構成体。 ２４、結合したマスタラッチ及びスレーブラッチを具備
しており、受取ったレジスタ入力データを一組の出力端
子へ転送するためのレジスタとして（レジスタモード）
、受取った走査レジスタデータを出力端子へ転送するた
めの走査レジスタとして（走査モード）、又は受取った
レジスタデータに対するラッチ要素として（ラッチモー
ド）選択的に機能しレジスタ入力データ及びレジスタ走
査入力データを受取るためのエミッタ結合論理（ＥＣＬ
）回路構成体において、レジスタモード（ＲＭ）対のエ
ミッタ結合トランジスタが前記マスタラッチ内に設けら
れており、前記ＲＭ対内の右側トランジスタ（ＲＨＳ）
はそのコレクタをマスタＲＨＳ端子へ結合しており且つ
前記ＲＭ対内の左側（ＬＨＳ）トランジスタはそのコレ
クタをマスタＬＨＳ端子へ結合しており、前記ＲＭ対内
のトランジスタのベースは前記レジスタ入力データを受
取るべく適合されており、ＲＭセレクトトランジスタは
そのコレクタを前記ＲＭトランジスタ対の結合エミッタ
へ結合しておりそのエミッタをマスタ定電流源へ結合し
ており且つそのベースをＲＭセレクト信号を受取るべく
適合しており、走査モード（ＳＭ）対のエミッタ結合ト
ランジスタが前記マスタラッチ内に設けられており、前
記ＳＭ対内のＲＨＳトランジスタはそのコレクタを前記
マスタＲＨＳ端子へ結合しており且つ前記ＲＭ対内のＬ
ＨＳトランジスタはそのコレクタを前記マスタＬＨＳ端
子へ結合しており、前記ＳＭ対内のトランジスタのベー
スは前記走査レジスタ入力データを受取るべく適合され
ており、ＳＭセレクトトランジスタはそのコレクタを前
記ＳＭトランジスタ対の結合エミッタへ結合しておりそ
のエミッタを前記マスタ定電流源へ結合しており且つそ
のベースを前記反転したＲＭセレクト信号であるＳＭセ
レクト信号を受取るべく適合されており、マスタラッチ
モード（ＭＬＭ）対のエミッタ結合トランジスタが前記
マスタラッチ内に設けられており、前記ＭＬＭ対内のＲ
ＨＳトランジスタはそのコレクタを前記マスタＲＨＳ端
子へ結合しており且つ前記ＭＬＭ対内のＬＨＳトランジ
スタはそのコレクタを前記マスタＬＨＳ端子へ結合して
おり、前記ＭＬＭ対内のＲＨＳトランジスタのベースは
前記マスタＬＨＳ端子へ結合しており且つ前記ＭＬＭ対
内のＬＨＳトランジスタのベースは前記マスタＲＨＳ端
子へ結合しており、ＭＬＭセレクトトランジスタはその
コレクタを前記ＭＬＭトランジスタ対の結合エミッタへ
結合しておりそのエミッタを前記マスタ定電流源へ結合
しており且つそのベースをＭＣＬＫセレクト信号を受取
るべく適合されており、Ｖ＿Ｃ＿Ｌ＜Ｖ＿Ｃ＜Ｖ＿Ｃ＿
Ｈのように選択された電圧レベルの大きさで一組の電圧
レベルＶ＿Ｃ＿Ｌ、Ｖ＿Ｃ、Ｖ＿Ｃ＿Ｈを発生する手段
が設けられており、前記ＲＭ対のエミッタを前記マスタ
電流源へ結合して前記レジスタ入力データに対応して前
記マスタＲＨＳ端子及びＬＨＳ端子において電圧レベル
を確立するため、又は前記ＳＭ対のエミッタを前記マス
タ電流源へ結合して前記走査レジスタ入力データに対応
して前記マスタＲＨＳ端子及びＬＨＳ端子において電圧
レベルを確立するため、又は前記ＬＭ対のエミッタを前
記マスタ電流源へ結合して前記前に確立したＲＭ又はＳ
Ｍ電圧レベルを前記マスタＲＨＳ端子及びＬＨＳ端子上
にラッチさせるための何れかのために前記ＲＭ及びＭＣ
ＬＫセレクト信号の大きさを前記電圧レベルの選択した
ものに制御可能に設定する手段が設けられていることを
特徴とするエミッタ結合論理回路構成体。 ２５、特許請求の範囲第２０項において、更に、スレー
ブ透過モード（ＳＴＭ）対のエミッタ結合トランジスタ
が前記スレーブラッチ内に設けられており、前記ＳＴＭ
対内のＲＨＳトランジスタはそのコレクタを出力ＲＨＳ
端子へ結合しており且つ前記ＳＴＭ対内のＬＨＳ端子は
そのコレクタを出力ＬＨＳ端子へ結合しており、前記Ｓ
ＴＭ対内のＲＨＳトランジスタのベースは前記マスタＲ
ＨＳ端子上の電圧レベルに応答すべく適合されており且
つ前記ＳＴＭ対内の前記ＬＨＳトランジスタのベースは
前記マスタＬＨＳ端子上の電圧レベルに応答すべく適合
されており、ＳＴＭセレクトトランジスタはそのコレク
タを前記ＳＴＭトランジスタ対の結合エミッタへ結合し
ておりそのエミッタをスレーブ定電流源へ結合しており
且つそのベースを前記ＭＣＬＫセレクト信号を受取るべ
く適合しており、ラッチ要素モード（ＬＥＭ）対のエミ
ッタ結合トランジスタが前記スレーブラッチ内に設けら
れており、前記ＬＥＭ対内のＲＨＳトランジスタはその
コレクタを前記出力ＲＨＳ端子へ結合しており且つ前記
ＲＭ対内のＬＨＳトランジスタはそのコレクタを前記出
力ＬＨＳ端子へ結合しており、前記ＬＥＭ対内のトラン
ジスタのベースは前記レジスタ入力データを受取るべく
適合されており、ＬＥＭセレクトトランジスタはそのコ
レクタを前記ＬＥＭトランジスタ対の結合エミッタへ結
合しておりそのエミッタを前記スレーブ定電流源へ結合
しており且つそのベースをＬＥＭセレクト信号を受取る
べく適合しており、スレーブラッチモード（ＳＬＭ）対
のエミッタ結合トランジスタが前記スレーブラッチ内に
設けられており、前記ＳＬＭ対内のＲＨＳトランジスタ
はそのコレクタを前記出力ＲＨＳ端子へ結合しており且
つ前記ＳＬＭ対内のＬＨＳトランジスタはそのコレクタ
を前記出力ＬＨＳ端子へ結合しており、前記ＳＬＭ対内
のＲＨＳトランジスタのベースは前記出力ＬＨＳ端子へ
結合しており且つ前記ＭＬＭ対内のＬＨＳトランジスタ
のベースは前記出力ＲＨＳ端子へ結合しており、ＳＬＭ
セレクトトランジスタはそのコレクタを前記ＳＬＭトラ
ンジスタ対の結合エミッタへ結合しておりそのエミッタ
を前記マスタ定電流源へ結合しており且つそのベースを
ＳＬＭセレクト信号を受取るべく適合しており、前記Ｓ
ＴＭ対のエミッタを前記スレーブ電流源へ結合して前記
マスタＲＨＳ端子及びＬＨＳ端子上の電圧レベルに対応
して前記出力ＲＨＳ端子及びＬＨＳ端子において電圧レ
ベルを確立するため又は前記ＬＥＭ対のエミッタを前記
マスタ電流源へ結合して前記ＬＥＭ対内のトランジスタ
のベースにおいて受取られたレジスタ入力データに対応
して前記出力ＲＨＳ端子及びＬＨＳ端子において電圧レ
ベルを確立するための何れかのために前記ＬＥＭ及びＳ
ＬＭセレクト信号の大きさを前記電圧レベルの選択した
ものに制御可能に設定する手段が設けられていることを
特徴とするエミッタ結合論理回路構成体。 ２６、特許請求の範囲第２１項において、前記ＲＭ、Ｍ
ＣＬＫ、ＬＥＭ、ＳＬＭセレクト信号の大きさを設定す
る手段が、前記ＳＬＭセレクト信号の大きさをＶ＿Ｃへ
設定する手段と、前記レジスタモードで動作すると共に
前記ＭＣＬＫセレクト信号の大きさをＶ＿Ｃ＿Ｌへ設定
して前記レジスタ入力データに対応して前記マスタ端子
上に第一組の電圧レベルを確立し且つ前記マスタ端子上
に前に確立された一組の電圧レベルをラッチするために
前記ＲＭセレクト信号の大きさをＶ＿Ｃへ設定し且つ前
記ＬＥＭセレクト信号の大きさをＶ＿Ｃ＿Ｌへ設定し且
つ前記マスタ端子上の前記第一組の電圧レベルをラッチ
すると共に前記第一組の電圧レベルを前記出力端子上に
確立するために前記ＭＣＬＫセレクト信号の大きさをＶ
＿Ｃ＿Ｈへ設定する手段と、前記走査モードで動作する
と共に前記ＭＣＬＫセレクト信号の大きさをＶ＿Ｃ＿Ｌ
へ設定して前記走査レジスタ入力データに対応して前記
マスタ端子上に第二組の電圧レベルを確立し且つ前記第
一組の電圧レベルを前記出力端子上にラッチするために
前記ＲＭセレクト信号の大きさをＶ＿Ｃ＿Ｌへ設定し且
つ前記ＬＥＭセレクト信号の大きさをＶ＿Ｃ＿Ｌへ設定
し且つ前記マスタ端子上の前記第二組の電圧レベルをラ
ッチすると共に前記第二組の電圧レベルを前記出力端子
上に確立するために前記ＭＣＬＫセレクト信号の大きさ
をＶ＿Ｃ＿Ｈへ設定する手段とを有することを特徴とす
るエミッタ結合論理回路構成体。 ２７、特許請求の範囲第２６項において、前記ＲＭ、Ｍ
ＣＬＫ、ＬＥＭ、ＳＬＭセレクト信号の大きさを設定す
る手段が、前記ラッチモードで動作するために前記ＭＣ
ＬＫ信号の大きさをＶ＿Ｃ＿Ｌへ設定すると共に前記Ｒ
Ｍ信号の大きさをＶ＿Ｃへ設定し前記レジスタ入力デー
タに対応して前記出力端子上に第三組の電圧レベルを確
立するために前記ＬＥＭセレクト信号の大きさをＶ＿Ｃ
＿Ｌへ設定し且つ前記マスタ端子上の前記第三組の電圧
レベルをラッチし且つ前記第三組の電圧レベルを前記出
力端子上に確立するために前記ＬＥＭセレクト信号の大
きさをＶ＿Ｃ＿Ｈへ設定する手段を有することを特徴と
するエミッタ結合論理回路構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US221,701 | 1988-07-20 | ||
| US07/221,701 US4975595A (en) | 1987-06-12 | 1988-07-20 | Scannable register/latch circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02141120A true JPH02141120A (ja) | 1990-05-30 |
Family
ID=22828968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184836A Pending JPH02141120A (ja) | 1988-07-20 | 1989-07-19 | 走査可能レジスタ／ラッチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4975595A (ja) |
| EP (1) | EP0351742B1 (ja) |
| JP (1) | JPH02141120A (ja) |
| CA (1) | CA1319400C (ja) |
| DE (1) | DE68913610T2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9405914D0 (en) * | 1994-03-24 | 1994-05-11 | Discovision Ass | Video decompression |
| US5173619A (en) * | 1988-05-26 | 1992-12-22 | International Business Machines Corporation | Bidirectional buffer with latch and parity capability |
| US5172011A (en) * | 1989-06-30 | 1992-12-15 | Digital Equipment Corporation | Latch circuit and method with complementary clocking and level sensitive scan capability |
| US5078678A (en) * | 1990-03-02 | 1992-01-07 | Jefferson Katims | Method and apparatus for locating a catheter adjacent to a pacemaker node of the heart |
| US5228040A (en) * | 1990-03-09 | 1993-07-13 | At&T Bell Laboratories | Testable implementations of finite state machines and methods for producing them |
| US5257223A (en) * | 1991-11-13 | 1993-10-26 | Hewlett-Packard Company | Flip-flop circuit with controllable copying between slave and scan latches |
| JP2748069B2 (ja) * | 1992-05-19 | 1998-05-06 | 三菱電機株式会社 | フリップフロップ回路 |
| US6047112A (en) * | 1992-06-30 | 2000-04-04 | Discovision Associates | Technique for initiating processing of a data stream of encoded video information |
| US5842033A (en) * | 1992-06-30 | 1998-11-24 | Discovision Associates | Padding apparatus for passing an arbitrary number of bits through a buffer in a pipeline system |
| US6330665B1 (en) | 1992-06-30 | 2001-12-11 | Discovision Associates | Video parser |
| US5809270A (en) * | 1992-06-30 | 1998-09-15 | Discovision Associates | Inverse quantizer |
| US6112017A (en) * | 1992-06-30 | 2000-08-29 | Discovision Associates | Pipeline processing machine having a plurality of reconfigurable processing stages interconnected by a two-wire interface bus |
| US6067417A (en) * | 1992-06-30 | 2000-05-23 | Discovision Associates | Picture start token |
| DE69229338T2 (de) * | 1992-06-30 | 1999-12-16 | Discovision Associates, Irvine | Datenpipelinesystem |
| US5768561A (en) * | 1992-06-30 | 1998-06-16 | Discovision Associates | Tokens-based adaptive video processing arrangement |
| US5835740A (en) * | 1992-06-30 | 1998-11-10 | Discovision Associates | Data pipeline system and data encoding method |
| US7095783B1 (en) | 1992-06-30 | 2006-08-22 | Discovision Associates | Multistandard video decoder and decompression system for processing encoded bit streams including start codes and methods relating thereto |
| US6079009A (en) * | 1992-06-30 | 2000-06-20 | Discovision Associates | Coding standard token in a system compromising a plurality of pipeline stages |
| US5861894A (en) * | 1993-06-24 | 1999-01-19 | Discovision Associates | Buffer manager |
| US5805914A (en) * | 1993-06-24 | 1998-09-08 | Discovision Associates | Data pipeline system and data encoding method |
| US5699544A (en) * | 1993-06-24 | 1997-12-16 | Discovision Associates | Method and apparatus for using a fixed width word for addressing variable width data |
| US5416362A (en) * | 1993-09-10 | 1995-05-16 | Unisys Corporation | Transparent flip-flop |
| CA2145365C (en) * | 1994-03-24 | 1999-04-27 | Anthony M. Jones | Method for accessing banks of dram |
| CA2145379C (en) * | 1994-03-24 | 1999-06-08 | William P. Robbins | Method and apparatus for addressing memory |
| CA2145363C (en) * | 1994-03-24 | 1999-07-13 | Anthony Mark Jones | Ram interface |
| JP3229164B2 (ja) * | 1994-07-28 | 2001-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ラッチ回路 |
| US5491436A (en) * | 1994-07-29 | 1996-02-13 | International Business Machines Corp. | Compensated CMOS driver circuit with reduced DC losses |
| US5703793A (en) * | 1994-07-29 | 1997-12-30 | Discovision Associates | Video decompression |
| US5541545A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | High speed bipolar D latch circuit with reduced latch clocking output corruption |
| JP3047808B2 (ja) * | 1996-03-28 | 2000-06-05 | 日本電気株式会社 | フリップフロップ回路 |
| US5818293A (en) * | 1997-02-26 | 1998-10-06 | Advanced Micro Devices, Inc. | High speed analog flip-flop with embedded logic and phase-locked-loop circuit employing the same |
| US7551475B2 (en) | 2006-04-03 | 2009-06-23 | International Business Machines Corporation | Data shifting through scan registers |
| US8405419B1 (en) | 2011-09-15 | 2013-03-26 | International Business Machines Corporation | Digital test system and method for value based data |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2030807B (en) * | 1978-10-02 | 1982-11-10 | Ibm | Latch circuit |
| JPS5925421A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 同期式論理回路 |
| US4528465A (en) * | 1982-11-15 | 1985-07-09 | Advanced Micro Devices, Inc. | Semiconductor circuit alternately operative as a data latch and a logic gate |
| US4540903A (en) * | 1983-10-17 | 1985-09-10 | Storage Technology Partners | Scannable asynchronous/synchronous CMOS latch |
| US4628217A (en) * | 1984-03-22 | 1986-12-09 | Sperry Corporation | Fast scan/set testable latch using two levels of series gating with one current source |
| JPS60261211A (ja) * | 1984-06-08 | 1985-12-24 | Nec Corp | マスタ−・スレ−ブ型フリツプ・フロツプ |
| US4628216A (en) * | 1984-07-09 | 1986-12-09 | Advanced Micro Devices, Inc. | Merging of logic function circuits to ECL latch or flip-flop circuit |
| DD231465A1 (de) * | 1984-10-15 | 1985-12-24 | Mikroelektronik Zt Forsch Tech | Master-slave-flip-flop-schaltung |
| JPH0648779B2 (ja) * | 1985-07-18 | 1994-06-22 | 富士通株式会社 | フリップフロップ回路 |
| US4697279A (en) * | 1985-11-04 | 1987-09-29 | Hughes Aircraft Company | Test/master/slave triple latch flip-flop |
| JPH0659028B2 (ja) * | 1985-11-22 | 1994-08-03 | 日本電気株式会社 | 論理回路 |
| JPS62143513A (ja) * | 1985-12-18 | 1987-06-26 | Hitachi Ltd | マスタスレ−ブ・フリツプフロツプ |
| US4686394A (en) * | 1986-02-25 | 1987-08-11 | Fairchild Semiconductor | ECL circuit with current-splitting network |
| JPS6329276A (ja) * | 1986-07-23 | 1988-02-06 | Hitachi Ltd | 論理ｌｓｉ |
| US4725979A (en) * | 1986-12-05 | 1988-02-16 | Monolithic Memories, Inc. | Emitter coupled logic circuit having fuse programmable latch/register bypass |
-
1988
- 1988-07-20 US US07/221,701 patent/US4975595A/en not_active Expired - Lifetime
-
1989
- 1989-07-15 DE DE68913610T patent/DE68913610T2/de not_active Expired - Fee Related
- 1989-07-15 EP EP89113016A patent/EP0351742B1/en not_active Expired - Lifetime
- 1989-07-19 JP JP1184836A patent/JPH02141120A/ja active Pending
- 1989-07-19 CA CA000606097A patent/CA1319400C/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0351742A2 (en) | 1990-01-24 |
| CA1319400C (en) | 1993-06-22 |
| US4975595A (en) | 1990-12-04 |
| EP0351742A3 (en) | 1990-11-28 |
| DE68913610T2 (de) | 1994-09-15 |
| EP0351742B1 (en) | 1994-03-09 |
| DE68913610D1 (de) | 1994-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02141120A (ja) | 走査可能レジスタ／ラッチ回路 | |
| US4560888A (en) | High-speed ECL synchronous logic circuit with an input logic circuit | |
| JP3553988B2 (ja) | 同期ディジタル論理回路 | |
| US6181179B1 (en) | Scan flip-flop circuit | |
| KR900004200B1 (ko) | 직렬/병렬 변환기용 레벨시프팅 회로 | |
| KR100394841B1 (ko) | 데이터 래치 회로와 그 구동 방법 | |
| US4823028A (en) | Multilevel logic circuit with floating node voltage clamp | |
| US4156819A (en) | Master-slave flip-flop circuit | |
| US4435654A (en) | Output level adjustment means for low fanout ECL lacking emitter follower output | |
| CA1235504A (en) | Data storage element having input and output ports isolated from regenerative circuit | |
| US4045690A (en) | High speed differential to ttl converter | |
| US3617776A (en) | Master slave flip-flop | |
| US3984702A (en) | N-bit register system using CML circuits | |
| US6445236B1 (en) | Master-slave flip-flop circuit with embedded hold function and method for holding data in a master-slave flip-flop circuit | |
| US3539836A (en) | Clocked delay type flip flop | |
| US4626706A (en) | Digital signal level translation/master-slave flip flop with look-ahead | |
| US4779011A (en) | Latch circuit having two hold loops | |
| US4542309A (en) | Phase splitter with integrated latch circuit | |
| US4277698A (en) | Delay type flip-flop | |
| JPH04306013A (ja) | ラッチ回路装置 | |
| JP3935964B2 (ja) | ラッチ回路 | |
| JP2808783B2 (ja) | 電流切り替え型差動論理回路 | |
| JP2004186710A (ja) | フリップフロップ回路およびクロック信号によってデータを保持し同期させる方法 | |
| US5396125A (en) | Current injection logic | |
| US5420814A (en) | Small skew-clocked synchronous semiconductor device |