JPS59197149A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、主として酸化膜
アイソレーションを使ったウォールドエミッタトランジ
スタの製造方法を対象とする。

ウォールドエミッタトランジスタはコレクタ寄生容量が
太巾忙小さくなるため高速論理用ＩＣ又はメモリ用ＩＣ
に使われ始めている。かかるウォールドエミッタトラン
ジスタの構造断面図な第１図に示す。

同図に示すようにＰ型半導体基板１と、この半導体基板
表面に形成されたＮ＋埋込入層２と、半導体基板ｌ主面
に形成されたＮ型エピタキシャル層３と、このＮ型エピ
タキシャル層３を取り囲むように形成された酸化膜アイ
ソレーション層６ａ。

６ｂと、上記エピタキシャル層３の表面に形成されたも
のであって上記酸化膜アイソレーション層６ａ、６ｂの
端部下面に達するような位置に形成されたＰ型頭域４と
、上記Ｐ型頭域４内に含まれかつ上記酸化膜アイソレー
ション層６ａの端部Ａに接する位置に設けられたＮ＋型
領領域５からなる。

そして、エピタキシャル領域３がトランジスタのコレク
タ領域となり、Ｐ型頭域４がベース領域となり、Ｎ＋型
領領域５エミッタ領域となる。このようにしてエミッタ
領域５が酸化膜アイソレーション層６ａ部の壁に接する
ものとなるためウォールド王ミッタ構造と呼ばれるもの
である。しかし。

かかる構造のトランジスタを現在実現されている工程に
より構成した場合には以下のような問題点を有−′３−
る。

（１）　　コレクタ・エミッタ間短絡が生じゃすいうこ
れは、酸化膜アイソレーション構造特有のバードビーク
（ｂｉｒｄ　ｂｅａｋ、図中Ａ部分）に原因するつすな
わち、従来の製造工程では酸化膜アイソレーション層６
ａ、６ｂｋ形成した後エピタキシャル層３の上部に形成
された酸化膜を選択的にエツチングして窓開けしくこの
際にヒ記酸化膜アイソレーション端邪にバードビーク部
がする）、次にこの窓開は部から不純物（ボロン等）を
拡散してベース領域４を形成し、しかる後に、上記ベー
ス領域上部に形成された薄い酸化膜を再びエツチングに
より除去しエミッタ拡散用の窓開けを行うものとしてい
る。このエミッタ拡散用の窓開げの際に上記バードビー
ク部Ａがさらにエツチングされテ縮マってしまい、その
エツジでのベース巾が狭くなる。したがって、エミッタ
拡散を行った場合にはバードビーク部Ａ直下のエミッタ
領域５とコレクタ領域３との距離が極小となり短絡し易
くなるっ （２）接合部容量の増大に連らなろう 上記のようなコレクタ・エミッタ間の短絡が生じないよ
うに、通常は図中点線で示すように高濃度のチャンネル
ストッパ・７（Ｐ＋領域）を設けるものとしているが、
このようにした場合にはコレクタ・ベース間の接合容量
にチャンネルストッパ・コレクタ間の接合容量が付加さ
れることとなり容量値の増大を招きもってトランジスタ
の動作スピードを低下させるものとなる。

（３）ベース拡がり抵抗の増大 第２図囚に示すように通常のトランジスタ構造では、エ
ミッタ領域Ｅがベース領域Ｂの内部に形成されるため、
ベース電極部Ｂｃからのベース電流が矢印のように回り
込むこととなるためベース拡がり抵抗は比較的小さなも
のとなるが、同図田）のようなエミッタ領域Ｅがベース
領域Ｂの端部に達しているようなウォールドエミッタ構
造では上記のようなベース電流の回り込みがないためベ
ース拡がり抵抗が増大するという問題なも有する。

以上のように、従来の製造方法を用いた場合にはウォー
ルドエミッタトランジスタの特徴と目される小容量化、
高スピード化が減殺されるものとなり、単に小面積化の
目的だけで使用されている。

したがって本発明の目的は小容量化、高スピード化が確
保できるつ°オールドエミッタトランジスタの製造方法
を提供することにある。

上記目的を達成するための本発明の一実施例は、酸化膜
アイソレーションによって分離された半導体基板上トラ
ンジスタのコレクタとなる領域を形成する工程、上記工
程によってコレクタ領域部表面に形成された酸化膜に窓
開けする工程、この窓開は部直下のコレクタ領域内に上
記窓開は部を通じて不純物をドープすることによりベー
ス能動部領域とウォールドエミッタ領域部とな形成する
工程とを含むことを特徴とするものである。

本願において、「エミッタ」と（は通常のトランジスタ
におけるエミッタのみでなく、インバーストランジスタ
のコレクタ等も含むものとして使用する。

第３図は本発明者が考えた関連する製造方法を工程順に
示す工程断面図である。以下順次説明する。

（Ａ）Ｐ型半導体塞板１１主面に酸化膜１３を形成した
後、ホトエツチング工程により上記酸化膜の中央部を選
択除去し、残存酸化膜をマスクとしてＮ型不純物を高濃
度にドープしてＮ＋型埋込層１２を形成する。

（８）上記工程において形成された酸化膜を全面除去し
、半導体基板１１の主面全面に気相成長法によりＮ型エ
ピタキシャル層１４を形成する。

（Ｃ１上記工程によって形成されたｌエピタキシャル層
の中央部分を残し、その周囲を比較的長時間熱酸化する
ことにより酸化膜アイソレーション層１５．１５を形成
する。しかる後エピタキシャル層１４上に形成された酸
化膜部を選択除去すること−より窓開げを行う。この窓
開は工程によって上記酸化膜アイソレーション層１５の
先端部Ａ。

Ａ’Ｈバードビーク形状を呈する。

０　しかる後、上記窓開は部から不純物材料としてジボ
ラン（Ｂ２Ｈ６）及びアルシン（ＡＳＨ３）を用いて同
時拡散を行う。このようにすれば、上記ジボランは拡散
係数が犬なので深く拡散されＰ型頭域１６を形成し、他
方アルシンは拡散係数が小なので浅い拡散となりＮ＋＋
域１７が形成される。

そして、上記Ｐ型頭域１６はアイソレーション層１５の
下部に深（入り込むものとなるが、Ｎ＋型領領域アイソ
レーション層１５の端部直下に止まることとなる。かか
る工程によって形成されたＰ型頭域１６をトランジスタ
のベース領域とし、Ｎ＋＋域１７をエミッタ領域とし、
また、Ｎ型エピタキシャル層１４をコレクタとして使用
すればウォールドエミッタトランジスタが得られる。上
記工程で用いた不純物材料はそれに限定されるものでは
ない。要するに、ベース用不純物材料よりもエミノタ不
純物材料の拡散係数を小さくすればよいのである。

上記工程で示したように、同一の窓開は部を使って拡散
係数の異なる不純物材料を二重拡散することによってベ
ース領域とウォールドエミッタ領域を形成するものであ
るから、従来のようにバートヒーク後退によるコレクタ
・エミッタショートが生じない。また、このようにショ
ートが生じない構造となっているため従来のようにチャ
ンネルストッパを設ける必要はないから接合容量が増大
することはな（したがって、小容量化、高スピード化が
図れるウォールドエミッタトランジスタとなる。

第４図は本発明の実施例の製造工程を示すもので、ベー
ス拡がり抵抗の低減に有効である。

以下第４図（５）〜（ＣＩに示した工程断面図を順次説
明する。

（４）半導体基板１１と、その表面に存するＮ＋＋埋込
層１２と、半導体基板主面に形成されたＮ型エピタキシ
ャル層１４と、このエピタキシャル層１４を取り囲むよ
うに形成された酸化膜アイソレーション層１５とからな
る半導体装置を用意し、上記酸化膜アイソレーション１
５の表面にナイトライド（Ｓｉ、Ｎ４又は５ｉｏｘＮｙ
）を形成し、しかる後上記エピタキシャル層表面上に存
する酸化膜及びナイトライドを遠択的に除去することに
よって窓開けを行う。次にこの窓開は部上部から不純物
を高濃度にドープしてＰ＋型のグラフトベース拡散すな
わち、外部ベース拡散を行い、１８の領域を得る。この
時、上記クラフトベース領域の一端はアイソレーション
層１５に到達するような位置に設けるものとする。

（Ｂ）　　次に上記窓開は部に厚い酸化膜（２０００〜
３０００Ａ）を形成する。

（Ｃ）シかる復、ベースエミッタ拡散用のホトエツチン
グを行えば、酸化膜厚差によるセルフアライメントとな
り酸化膜アイソレーション部の端部がナイトライド１９
よりも深（削られて十分な窓開けができる。かがる窓開
は部から上記第３図の工程（ト）のように、二重拡散を
行えば、ベースの能動領域１６すなわち能動ベース領域
とウォールドエミッタ領域１７が形成できる。このよう
にして出来たベース領域は、能動領域１６が通常のトラ
ンジスタ動作に影響のない濃度を保つこととなり、また
、特にベース抵抗として効いてくる領域１８が高濃度領
域となるからベースの拡がり抵抗を減少させることがで
きるものとなる。

第５図は、本発明者が考えた他の関連する製造工程図で
ある。

同図に示す工程断面図を順次説明する。

（５）先ず、半導体基板１１と、その表面に存するＮ＋
＋埋込層１２と、半導体基板主面に形成されたＮ型エピ
タキシャル層１４と、このエピタキシャル層を取り囲む
ように形成された酸化膜アイソレーション層１５とから
なる半導体装置を用意し、上記アイソレーション層１５
及びエピタキシャル層１４の上部全面に亘って厚いナイ
トライド１９（Ｓｉ３Ｎ、又け５１０ｘＮｙ）を形成す
る。次に、エピタキシャル層１４上部に存するナイトラ
イド１９をホトエッチする。さらにナイトライドをマス
クとしてエピタキシャル層上部に存する薄い酸化膜部な
選択エッチする。このとき、セルフアライメントにより
薄い酸化膜部分がナイトライド１９よりも０１〜０５μ
程度深くなるようなサイドエッチを行う。さらに、ボロ
ンデボ拡散を行ないＰ型のベース領域１６を形成する。

この拡散時に、ベース領域１６はアイソレーション１５
の深部にまで達するように形成する必要がある。

（Ｂ）　　次に、上記ナイトライドをマスクにしてヒ素
等のＮ型不純物をイオン打込みにより高濃度にドープす
る。このとき、図に示すように上記窓開は部に−Ｂ、薄
い酸化膜２１を形成した後にイオン打込みを行ってもよ
い。かかる工程により厚いマスク部分直下にはイオンが
打込まれず、薄い酸化膜２１面下又は窓開は部面下にイ
オンが打込まれるものとなるため、コレクタ領域１４と
は接するおそれが全（ないウォールドエミッタ領域１７
が形成できる。また、上記イオン打込みの際に薄い酸化
膜２１を介した場合にけ牛導体層表面部に重金属による
汚染を生じさせることがないという効果をも有する。な
お、上記イオン打込み時のマスクとなるナイトライドは
厚さが必要となるが、その材料としてＳｉ　ＯＸ　Ｎ　
ｙのコンポジット膜を使えば、厚さを犬（５０００〜１
００ＯＯＡ）にしても、膨張係数等５ｉｎ２の性質に近
似するものであるから歪み発生等の原因になることはな
い。

さらに、本発明はイオン打込入エネルギーを異ならせる
ことによりベース領域、ウォールドエミッタ領域を形成
してもよい。

以上のように、本発明によれば、小面積化、小容量化、
高スピード化が図れるウォールドエミッタトランジスタ
が得られるもσ）となる。ちなみに、Ｅ、ＣＬ　（Ｅｍ
ｉ　ｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｉ、ｏｇｉｃ）ゲート
回路においては、従来のものを利用すると０．７〜１．
０ｎｓｅｃ／ｇａｔｅであったが、本発明のものを利用
すれば０．４〜０．６　ｎ５ｅｃ／　ｇａｔｅのものが
容易に達成でき、電力遅延時間積もほぼ半減することと
なる。

本発明はウォールドエミッタトランジスタの製造に広く
利用できる。

【図面の簡単な説明】

第１図は従来の製造方法により形成されたウォールドエ
ミッタトランジスタの構造断面図、第２図囚、　ＣＢ）
は従来のベース抵抗とウォールドエミッタトランジスタ
のそれとを比較するための説明図、第３図囚〜ａ］は本
発明者が考えた関連する製造工１１・・・基板、１２・
・・Ｎ＋型埋込層、１３・・・酸化膜、１４・・・コレ
クタ領域、１５・・・酸化膜アイソレーション、１６・
・・ベース領ｅ、１７・・・ウォールドエミッタ領域、
１８・・・高濃度ベース領域、１９・・・ナイトライド
、２０・・・厚い酸化膜、２１・・・薄い酸化膜。 第　　１　　図 第　　２　　図 （Ａ）（Ｂ） 第　　３　　図 第　　４　　　μｍ

Claims (1)

1. 【特許請求の範囲】 １、絶縁膜を含む素子分離を有する半導体装置の製造方
   法であって、 ＋ａｌ　　半導体表面上に形成されたシリコン・ナイト
   ライド膜に第１の開口部を形成する工程と（ｂｌ　　上
   記第１の開口部の少なくとも一部を介して。 外部ベース形成のための不純物を導入する工程と（ｃｌ
   　　上記第１の開口部の一部または第２の開口部を介し
   てベースの能動領域およびエミッタを形成するための不
   純物を導入する工程 よりなることを特徴とする半導体装置の製造方法。