JPS59198750A - 半導体装置 - Google Patents

半導体装置

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JPS59198750A
JPS59198750A JP58072638A JP7263883A JPS59198750A JP S59198750 A JPS59198750 A JP S59198750A JP 58072638 A JP58072638 A JP 58072638A JP 7263883 A JP7263883 A JP 7263883A JP S59198750 A JPS59198750 A JP S59198750A
Authority
JP
Japan
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layer
fet
mes
gaas substrate
type
Prior art date
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Pending
Application number
JP58072638A
Other languages
English (en)
Inventor
Juri Kato
樹理 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
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Publication of JPS59198750A publication Critical patent/JPS59198750A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/08—Manufacture or treatment characterised by using material-based technologies using combinations of technologies, e.g. using both Si and SiC technologies or using both Si and Group III-V technologies

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、高速かつ低消費電力のＬＳＩを可能にする相
補型ＭＥＳ−ＦＥＴ半導体装置に関する。
従来、Ｓ１基板を用いたＣ！ＭＯＳ−ＦＥＴ半導体装置
は、低消費電力であるが、電子及び正孔の移動度が小さ
く　ＬＳＩの動作速度が小さいという欠点がある０又Ｇ
ａＡｓ基板を用いたｎ型ＭＥＳ・ＦＥＴ半導体装置はＬ
ＳＩの高速動作が可能である反面、消費電力が大きく、
ＬＳＩの集積度が上がると、ＬＳＩ自身の発熱のため誤
動作が生じるという問題がある。
本発明は、上記に示す従来の１・ＥＴの欠点を取り除き
、高速かつ低消費電力のＬＳＩを可能にする半導体装置
を提供することを目的とする。
以下、実施例を用い本発明の詳細な説明する。
第１図に、本発明による相補型ＭＥＳ　−ＦＥＴ半導体
装置の例として、相補型ＭＥＳ−ＦＩＤＴインバータを
示す。半絶縁性ＧａＡｓ基板１に選択的にＧｅ層２を形
成後半絶縁性基板１において、ｎ型ソース・ドレイン拡
散領域、ｎ−チャンネル領域及び金属電極６からなるＮ
型ＭＥＳ−ＦＥＴを形成する。又Ｇｅ層２の領域には、
Ｐ型ソース・ドレイン３・Ｐ−チャンネル領域７及び金
属ゲート電極５からなるＰ型ＭＥＳ−ＦＥＴが形成され
る。ＧａＡｓ基板上へのＧｅ層の成長は、ＧａＡｓ基板
上にアモルファス絶縁薄膜９を形成し、フォトエツチン
グによりＧｅの結晶方向を指定するバターニングを該絶
縁層９に形成後、Ｇｅ層を蓄積シ、該Ｇ＠ｆｔｉをレー
ザ光、ハロゲンランプ、エレクトロンビーム、グラファ
イト・ヒータ、又はフラッシュランプを用いて固相また
は液相のグラフオ・エビタキンヤル成長により単結晶化
するＯＧｅ層における正孔移動度は１８００ｃＪ／Ｖ・
ＳでＳｉの場合（ｓ　ｏ　ｏ　ｃ＋ｉ／ｖ−ｓ　）より
大きい。又ＧａＡｓにおける電子移動度は９７００ｃＪ
／■・Ｓで、Ｓｌの場合（１５ａ　ｏ　ａｘ／ｖ−ｓ　
）より大きい。
従って本発明による相補型ＭＩＤＳ−ＦＩＴは、Ｎ型Ｍ
ＥＳ　−ＦＥＴのチャンネル領域が、伝導に寄与する電
子の移動度が高い半導体ＧａＡｓで形成され、Ｐ型ＭＥ
Ｓ−ＦＥＴのチャンネル領域が伝導に寄与する正孔の移
動度が高い半導体Ｇｅで形成されるため、ＬＳＩの高速
動作が可能になる。
又相補型であるため、消費電力が小さいという長所を持
つ。さらに基板が半絶縁物質であるため、相補型ＦＩＴ
の微細化を困難にしているラッチ・アンプの問題がなく
、相補型ＭＥＳ−Ｆ’ＥＴの微細化が可能である。以上
説明したように、本発明による相補型ＭＥＳ　−ＰＥＴ
は・高速、低消費電力の高集積ＬＳＩを可能にする。
【図面の簡単な説明】
第１図一本発明による相補９　Ｍ　Ｅ　Ｓ−Ｆ　Ｅ　Ｔ
インパーター ト・・半絶縁性ＧａＡｓ基板 ２・・（）ｅ層 ６・・・Ｐ型ＭＦ２Ｓ−ＦＥＴソース・ドレイン領域４
・・・Ｎ型ＭＥＳ−ＦＥＴソース・ドレイン領域５・・
・Ｐ型ＭＥＳ　−ＦＥＴゲート電極６・・Ｎ型ＭＥＳ−
ＦＥＴゲート電極 ７・・・ＰｆＪＪ、ＭＥＳ−ＦＥＴチャンネル領域８・
・・Ｎ型ＭＥＳ＠ＦＥＴチャンネル領域９・・・アモル
ファス絶縁層 以　　上 出願人　　株式会社諏訪精工舎 代理人　　弁理士　最上　　務

Claims (1)

    【特許請求の範囲】
  1. 半絶縁性ＧａＡｓ基板上には、選択的にＧｅ層が形成さ
    れ、該ＧａＡｓ基板表面にはＮ型ＭＦｉＳ−ＦＩＴが形
    成され、該Ｇｅ層にはＰ型ＭＥＳ−ＦＦＴが形成されて
    なる相補型ＭＥＳ−ＦＥＴから構成されることを特徴と
    する半導体装置。
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