JPS59200464A - バイポ−ラ型半導体装置の製造方法 - Google Patents
バイポ−ラ型半導体装置の製造方法Info
- Publication number
- JPS59200464A JPS59200464A JP58072871A JP7287183A JPS59200464A JP S59200464 A JPS59200464 A JP S59200464A JP 58072871 A JP58072871 A JP 58072871A JP 7287183 A JP7287183 A JP 7287183A JP S59200464 A JPS59200464 A JP S59200464A
- Authority
- JP
- Japan
- Prior art keywords
- base
- emitter
- type
- semiconductor device
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、縦型のトランジスタを有するバイポーラ型
半導体装置の製造技術、特にベースｉよびエミッタがシ
ャロー化した高速デバイスに利用して有効な技術に関す
るものである。
半導体装置の製造技術、特にベースｉよびエミッタがシ
ャロー化した高速デバイスに利用して有効な技術に関す
るものである。
［背景技術］
イオン打込み法はベースやエミッタをシャロー化する上
できわめて有効な技術であり、高速なデバイスを得る上
で多く用いられている。
できわめて有効な技術であり、高速なデバイスを得る上
で多く用いられている。
しかし、イオン打込み法では、加速した不純物イオンを
直接半導体中に打ち込んで１く−プするため、打込み後
において、熱処理することによって、打込みに起因する
欠陥をなくし、かつ打込み領域を電気的に活性化するこ
とが必要である。
直接半導体中に打ち込んで１く−プするため、打込み後
において、熱処理することによって、打込みに起因する
欠陥をなくし、かつ打込み領域を電気的に活性化するこ
とが必要である。
この点従来では、ベース、エミッタのような複数の領域
を形成する場合、ベースへの打込みおよびその熱処理を
行なった後、エミッタへの打込みおよびその熱処理を行
なうようにしていた。
を形成する場合、ベースへの打込みおよびその熱処理を
行なった後、エミッタへの打込みおよびその熱処理を行
なうようにしていた。
ところが、そうした従来の方法では、各領域を形成する
ごとに熱処理をしているため、打込みの時点において、
表面の酸化膜の厚さにばらつきを生じやすい。そのため
、その酸化膜を通して行なうイオン打込みにもばらつき
が生じ、トランジスタの電流増幅率ｈ ＦＥやエミッタ
直下部分のベース抵抗ｒ ｂ５−のばらつきが避けがた
い。
ごとに熱処理をしているため、打込みの時点において、
表面の酸化膜の厚さにばらつきを生じやすい。そのため
、その酸化膜を通して行なうイオン打込みにもばらつき
が生じ、トランジスタの電流増幅率ｈ ＦＥやエミッタ
直下部分のベース抵抗ｒ ｂ５−のばらつきが避けがた
い。
一方、シャロー化が進み、たとえばベース幅が０．１〜
０．２μｎｌ程度になると、エミッタによるベースの押
し出し効果によって、エミッタの直下のベース幅がばら
つくという問題が生じる。この問題は、ベース抵抗ｒ
ｂ）−を低減するためにベース濃度を高めた場合に特に
顕著である。
０．２μｎｌ程度になると、エミッタによるベースの押
し出し効果によって、エミッタの直下のベース幅がばら
つくという問題が生じる。この問題は、ベース抵抗ｒ
ｂ）−を低減するためにベース濃度を高めた場合に特に
顕著である。
［発明の目的コ
この発明の目的は、シャロー化した高速Ｉ−ランジメタ
を精度良く形成しうる新規な製造技術を提供することに
ある。
を精度良く形成しうる新規な製造技術を提供することに
ある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。
、この明細書の記述および添付図面から明らかになるで
あろう。
［発明の概要コ
この出願において開示される発明のうち、代表的なもの
の概要を簡単に説明すれば、下記のとおりである。
の概要を簡単に説明すれば、下記のとおりである。
すなわち、この発明にあっては、複数の領域に不純物を
打ち込んだ後の熱処理を、まとめて一度に行なうことに
よって、工程を短縮するとともにイオン打込みのばらつ
きを小さくするようにしている。しかもまた、コレクタ
のイオン打込みを行なうことによって、エミッタとコレ
クタとの各不純物でベース不純物の拡散を抑え、前述し
た押し出し効果を防止するようにしている。
打ち込んだ後の熱処理を、まとめて一度に行なうことに
よって、工程を短縮するとともにイオン打込みのばらつ
きを小さくするようにしている。しかもまた、コレクタ
のイオン打込みを行なうことによって、エミッタとコレ
クタとの各不純物でベース不純物の拡散を抑え、前述し
た押し出し効果を防止するようにしている。
［実施例］
第１図はＮＰＮトランジスタを含むバイポーラ型半導体
装置の断面構造、第２図はトランジスタ構造の不純物分
布をそれぞれ示している。
装置の断面構造、第２図はトランジスタ構造の不純物分
布をそれぞれ示している。
Ｐ型のシリコン半導体基板ｌの上面にＮ型のエピタキシ
ャル成長シリコン半導体層２があり、半導体Ｗｊ２は、
側面が分離領域３によって、底面がＮ１型の埋込み層４
と前記基板１とのＰＮ接合によってそれぞれ電気的に分
離されている。この場合１分離領域３は、反応性イオン
エツチングであけた深い溝５と、溝５内に埋め込まれた
二酸化シリコン等の絶縁物６とから構成されている。こ
のような分離領域３はＮ＋型のコレクタコンタクト領域
７をＰ＋型のベース８から分離するコレクタコンタクト
分離領域９と同様である。
ャル成長シリコン半導体層２があり、半導体Ｗｊ２は、
側面が分離領域３によって、底面がＮ１型の埋込み層４
と前記基板１とのＰＮ接合によってそれぞれ電気的に分
離されている。この場合１分離領域３は、反応性イオン
エツチングであけた深い溝５と、溝５内に埋め込まれた
二酸化シリコン等の絶縁物６とから構成されている。こ
のような分離領域３はＮ＋型のコレクタコンタクト領域
７をＰ＋型のベース８から分離するコレクタコンタクト
分離領域９と同様である。
電気的に分離された半導体層２内には、表面からＮ＋型
のエミッタ１０、Ｐ＋型のベース８およびＮ＋型のコレ
クタ１１の順に配置されたＮＰＮトランジスタが形成さ
れている。これらの各領域はすべてシャロー化されてお
り、エミッタ１０が０．１−０．２７ｚｍ程度、ベース
８が０．３μｍ程度、コレクタ１１が０．４〜０．５μ
ｍ程度の接合深さをそれぞれもっている。
のエミッタ１０、Ｐ＋型のベース８およびＮ＋型のコレ
クタ１１の順に配置されたＮＰＮトランジスタが形成さ
れている。これらの各領域はすべてシャロー化されてお
り、エミッタ１０が０．１−０．２７ｚｍ程度、ベース
８が０．３μｍ程度、コレクタ１１が０．４〜０．５μ
ｍ程度の接合深さをそれぞれもっている。
ここで、ベース８はエミッタ１０と同程度の高不純物濃
度をもち、しかもそのベース幅は０．１〜０．２μｍ程
度ときわめて小さい。一般に、高不純物濃度でベース幅
も小さいベースを得るのはかなり困難であるが、Ｎ＋型
のコレクタ１１の存在、およびイオン打込み後の熱処理
を各領域８，１．０゜１１について一度に行なっている
ことによって、上のようなベース８を得ることができる
。一度に行なう熱処理は、たとえば１０００℃で５０分
程度である。なお、１２はリンシリグー１〜ガラス等か
らなるバグシベーション膜、１３ 、 ］、 ４ 、
］、 、５はエミッタ１０、ベース８およびコレクタ１
１に対するアルミニウム等の金属電極である。
度をもち、しかもそのベース幅は０．１〜０．２μｍ程
度ときわめて小さい。一般に、高不純物濃度でベース幅
も小さいベースを得るのはかなり困難であるが、Ｎ＋型
のコレクタ１１の存在、およびイオン打込み後の熱処理
を各領域８，１．０゜１１について一度に行なっている
ことによって、上のようなベース８を得ることができる
。一度に行なう熱処理は、たとえば１０００℃で５０分
程度である。なお、１２はリンシリグー１〜ガラス等か
らなるバグシベーション膜、１３ 、 ］、 ４ 、
］、 、５はエミッタ１０、ベース８およびコレクタ１
１に対するアルミニウム等の金属電極である。
［効果］
この発明によれば、イオン打込み後に行なう熱処理を複
数の領域８，１０．１１について同時に行なうようにし
ているので、イオン釣込みのばらつきを小さくすること
ができ、しかもまた、コレクタ１１のイオン打込みを行
ない、エミッタ１．０とコレクタ１１との各不純物でベ
ース８の不純物の拡散を抑えるようにしているので、前
述した押し出し効果の影響をなくすことができる。した
がって、この発明によれば、低いｒ １．ｉ−をもち高
速で。
数の領域８，１０．１１について同時に行なうようにし
ているので、イオン釣込みのばらつきを小さくすること
ができ、しかもまた、コレクタ１１のイオン打込みを行
ない、エミッタ１．０とコレクタ１１との各不純物でベ
ース８の不純物の拡散を抑えるようにしているので、前
述した押し出し効果の影響をなくすことができる。した
がって、この発明によれば、低いｒ １．ｉ−をもち高
速で。
かつ高周波特性が良好なトランジスタを得ることができ
る。
る。
以上この発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は前記実施例に限定され
るものでなく、その要旨を逸脱しない範囲上種々変更可
能であることはいうまでもない。たとえば、エミッタ１
０、ベース８およびコレクタ１１の各領域を形成するた
めのイオン打込みについては、打込みの順序を変えるこ
とができる。また、分離領域３を選択酸化によるシリコ
ン酸化膜によって構成することもできるが、熱処理を必
要としない溝埋込み構造の方が有利である。
具体的に説明したが、この発明は前記実施例に限定され
るものでなく、その要旨を逸脱しない範囲上種々変更可
能であることはいうまでもない。たとえば、エミッタ１
０、ベース８およびコレクタ１１の各領域を形成するた
めのイオン打込みについては、打込みの順序を変えるこ
とができる。また、分離領域３を選択酸化によるシリコ
ン酸化膜によって構成することもできるが、熱処理を必
要としない溝埋込み構造の方が有利である。
なお、前記した押し出し効果が問題とならないような場
合には、この発明における、イオン打込み後の熱処理を
一度に行なうという考え方を、エミッタとベースのみの
形成に適用することも可能で［利用分野］ この発明は、縦型のトランジスタを有するバイポーラ型
半導体装置の製法として広範に利用することができるが
、特にシャロー化した高速１−ランジメタを有するもの
に対して大きな効果を得ることができる。
合には、この発明における、イオン打込み後の熱処理を
一度に行なうという考え方を、エミッタとベースのみの
形成に適用することも可能で［利用分野］ この発明は、縦型のトランジスタを有するバイポーラ型
半導体装置の製法として広範に利用することができるが
、特にシャロー化した高速１−ランジメタを有するもの
に対して大きな効果を得ることができる。
第１図はこの発明を適用して得たバイポーラ型半導体装
置の一実施例を示す断面図。 第２図はトランジスタ構造の不純物分布を示す図である
。 １・・・半導体基板、２・・・半導体層、３・・・分離
領域、４・・・埋込み層、５・・・溝、６・・絶縁物、
７・・・コレクタコンタクト領域、８・・・ベース、９
・・・コレクタコンタクト分離領域、１０・・・エミッ
タ、１１・・・コレクタ、１２・・・パッシベーション
膜、１３，１４．１５・・・金属電極。 代理人 弁理士 高 橋 明 夫
置の一実施例を示す断面図。 第２図はトランジスタ構造の不純物分布を示す図である
。 １・・・半導体基板、２・・・半導体層、３・・・分離
領域、４・・・埋込み層、５・・・溝、６・・絶縁物、
７・・・コレクタコンタクト領域、８・・・ベース、９
・・・コレクタコンタクト分離領域、１０・・・エミッ
タ、１１・・・コレクタ、１２・・・パッシベーション
膜、１３，１４．１５・・・金属電極。 代理人 弁理士 高 橋 明 夫
Claims (1)
- 【特許請求の範囲】 １、半導体層中に、その表面からエミッタ、ベース、コ
レクタの順に配置されたトランジスタを有するバイポー
ラ型半導体装置を、次の各工程を経て形成することを特
徴とするバイポーラ型半導体装置の製造方法。 （Ａ）前記したエミッタ、ベースおよびコレクタの各領
域を形成するため、イオン打込み法によって前記半導体
層中にそれぞれ不純物をドープする工程。 （Ｂ）前記（Ａ）工程後、ドープしたエミッタ、ベース
およびコレクタの各領域部分の不純物を、同時に熱処理
する工程。 ２、前記半導体層は、第１導電型の半導体基板の一面に
成長させたエピタキシャル層であり、このエピタキシャ
ル層は側面が絶縁物からなる分離領域によって、底面が
埋込み層と前記基板とのＰＮ接合によってそれぞれ電気
的に分離されている特許請求の範囲第１項に記載のバイ
ポーラ型半導体装置の製造方法。 ３、前記エミッタの直下の前記ベースの幅は、エミッタ
によるベースの押し出しの影響が出るような小さい値で
ある特許請求の範囲第１−項あるいは第２項に記載のバ
イポーラ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072871A JPS59200464A (ja) | 1983-04-27 | 1983-04-27 | バイポ−ラ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072871A JPS59200464A (ja) | 1983-04-27 | 1983-04-27 | バイポ−ラ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200464A true JPS59200464A (ja) | 1984-11-13 |
Family
ID=13501812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072871A Pending JPS59200464A (ja) | 1983-04-27 | 1983-04-27 | バイポ−ラ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200464A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220465A (ja) * | 1985-03-27 | 1986-09-30 | Toshiba Corp | 半導体装置 |
| KR100763230B1 (ko) | 2005-09-26 | 2007-10-04 | 삼성전자주식회사 | 반도체 소자용 매몰 웰 |
-
1983
- 1983-04-27 JP JP58072871A patent/JPS59200464A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220465A (ja) * | 1985-03-27 | 1986-09-30 | Toshiba Corp | 半導体装置 |
| KR100763230B1 (ko) | 2005-09-26 | 2007-10-04 | 삼성전자주식회사 | 반도체 소자용 매몰 웰 |
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