JPS59200973A - デマンドトランスデユ−サ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、交流電流や電力のデマンド計測の用に供さ
れるデマンドトランスデユーサに関するものである。

一般に、溶接様等のように負荷の変動の激しい回路の電
流等を計測する場合は、汎用の電流計等では指示の変化
が搬しく読みとりが難しい。このだめ、従来は応答速度
の遅い（時定数の大きい）計器、たとえば、バイメタル
を用いた熱動形の計器等を使用していた。

ところで、バイメタルを用いた計器は、計器時定数（以
下、時限と呼ぶ）を均一にするためにバイメタルの精度
を高くする必要があるが、バイメタル材の選定上および
加工上の問題で大きな制約を受けている。まだ、この計
器は入力信号として計器用変成器の２次側電圧ＡＣＩＩ
ＯＶ、電流ＡＣ５Ａ等を入力する場合が多いため、測定
現場と監視場所が離れた、いわゆる遠隔計測には測定現
場と計器を結ぶ線路損失等が大きく、したがって、この
ような計測態様には不向であった。さらには近年その普
及のめざましいデータロガ−等の電子計算機様構に対し
てデータを供給できない等の不具合があった。

この発明は以上のような点に鑑みてなされたもので、商
単な回路構成で均一な時限特性を有したデマンドトラン
スデユーサを提供することを目的としている。すなわち
、任意に運べる時限特性でもって、入力直流電圧（また
は電流）に比例した出力直流電圧（または電流）を伺る
ようにするとマント計測を容易に行なえるうえ、遠隔計
測にも対応でき、とくにデータロガ−等へのデータ供給
が可能となる。

以下、この発明に係るデマンドトランスデユーサを図面
にしたがって説明する。

まず、第１図に示すように横軸に時間ｔ、縦軸に出力Ｅ
ｏを表わすグラフにおいて、時間１＝００ときの出力Ｅ
ｏ＝０をスタートとして、１＝１．のときＥｏｍＥＯＩ
、１＝１２のときＥＯ＝　ＥＯ２、・・・・・・なる軌
跡を考える。この軌跡は第１図に示すように時間ｔが十
分大きくなれば、出力Ｅｏは収束値Ｅｉに限りなく近づ
くものであり、時間”　＃　ｔ２　ｒ　ｔ３・・・・・
・についてｔｌ＝　ｔ２−　ｔ１＝　ｔ３−　ｔ２＝　
ｔ、−ｔ３−・・・・・・：＝：晋　（ただし、ｎ；正
の整数、τ；定数）とすると、この曲線の軌跡はつぎの
（１）式で表わせるものとする。

０°＝＝　９ｉ　　　　　。

Ｅ（、ｍ＝Ｅ（、ｍ−１＋　（Ｅ　ｉ　　Ｅ（、ｍ　−
１）　’Ｅｏｍ　””　Ｅｏｎ−＋＋　”　（Ｅ　ｉ　
　Ｅ６　ｎ　−１）’（たたし、ｍは正の整数でＥ（、
ｍおよびＥ６ｍはそれぞれｍ着目および（ｍ−１）蕾目
の出力を示す） （１）式の右辺ｋＪＤｉ、ｎのみで表わすと、（２）式
のようになる。

（２）式のＥｏｍおよびＥｏｎの右辺を開路化する。

−！−（＋＋（ｔ−”）十−＋（１−Ｌ）ｎ　’）−ｎ
　　　　　　　　　　　ｎ　　　　　　　　　　　　　
ｎ（１−（ｉ−−！−））（（１＋（１−−！−）＋・
・・＋ｎ　　　　　　　　　　　　　　　　ｎ（１−−
！−）ｎ’）−１−（１−！−）ｎｎ　　　　　　　　
　　　　　　　　　　　　　ｎ、’、Ｅ６ｍ＝（１−（
１−−！−）ｍ）Ｅｉ　　−−（３）Ｅｏｈ＝　（１−
（１−１！−）　ｎ）Ｅ　１−−（４）ｎ 以下に説明するデマンドトランスデユーサは上述した第
１図の曲線で示すような時間−出力特性を有するもので
、該デマンドトランスデユーサに入力Ｅｉを時間ｔたけ
連続して印加したときの出力Ｅ、は上す已（３）式にお
いて、ｍ＝’ｎとおいたときのτ 値であるので、次式で懺わせる。

ここで、第１図および（１）式において、区間τにおけ
る分割数ｎを十分大きくすれは、上記（６）式に２．７
１８２８）に近づいていく。たとえばｎ＝１０’のとき
、２．７１８４２　、ｎ＝１０’のとき２．７１８２８
である。しだがって、（６）式は下記（７）式のように
晋通のＣＲ積分回路のように簡単に衣わすことができる
Ｏ Ｅｏ　＝　（１−ｅ　　Ｔ　）　Ｅ　ｉ　　−−（７）
すなわち、第１図および（１）式に示すようにある区間
τを十分細かくｎ分割したとき、（ｍ−１）番目および
ｍ番目の各出力Ｅｏｍ　−１およびＥ。ｍの関係がＥ（
、ｍ＝Ｅ６ｍ−１＋１（Ｅ　ｉ　−Ｅｏｍ−ｔ）で表わ
されるように電子回路を構成し、かつ（７）式に示す時
定数τを任豚に選べるようにすれば、遠隔計測に対応で
きるうえ、データロガ−等へのデータ供給が可能であり
、デマンドトランスデユーサとして極めて有効である。

以下、この発明に係るデマンドトランスデユーサの構成
′５Ｌ説明する。

第２図はこの発明に係るデマンドトランスデユーサの一
例を示すものである。同図において、（１）は減算回路
で、入力電圧Ｅｉ　と出力電圧Ｅ、の差（Ｅｉ−Ｅｏ）
に比例しだ出力を得る回路である。（２）はパルス幅変
調（以下、ＰＷＭと略称する。）回路で、減算回路（１
）の出力（Ｅｉ−Ｅｏ）に比例したデユーティ比のパル
ス出力を得る回路で、該出力が論理レベル″′Ｈ′の区
間をＴ１、論理レベル′″Ｌ′の区間をＴ２とすると、
つぎの（８）式を溝足するものとする。

Ｔ、−Ｔ、− ｚ−Ｋｔ（Ｅｉ　　Ｅｏ）　　・−・（８）　　（Ｋｔ
；定数）（３）は発振回路で、上記ＰＷＭ回路（２）の
周期（Ｔ１十Ｔ２）に比べて十分短い周期（高い周波数
ｆ）のパルスを出力するものである。（４）は前記発振
回路（３）のパルスをカウントするカウンタで、そのカ
ウント方向はＰＷＭ回路（２）の出力状態に応じて変化
し、ＰＷＭ回路（２）の出力が’Ｈ＃　、すなわちＴ、
区間ではアップカウントし、ＩＬ′のとき、すなわちＴ
２区間ではダウンカウントするようになっている。

（５）はディジタル・アナログコンバータ（以下、Ｄ／
Ａコンバータと略称する。）で、カウンタ（４）のディ
ジタル出力をアナログ電圧に変換するものである。（６
）は入力端子、（７）は出力端子である。

ｔ８）　、　（９）はそれぞれ最大値ホールド回路およ
び最小値ホールド回路、（１０１、（ｉｌｌはそれぞれ
最大値および最小値出力端子である。

つぎに、上記最大値および最小値ホールド回路（８）　
、　（９）を除いた回路の動作を第３図で説明する。

カウンタ（４）は発振回路（３）のパルスをＰＷＭ回路
（２）の出力がゞＨ’のとき、すなわちＴ１区間でアッ
プカウントしく同図（Ｂ）　、　（Ｃ）　）　、該出力
がＩＬ′のとき、すなわちＴ２区間でダウンカウントす
る。したがって発振回路（３）の出力パルスの周波数を
ｆ（同図（５））、周波数ｆのパルスを時間ｔだけアッ
プカウントしたときのカウンタ（４）の出力Ｑ。をＱｏ
＝　Ｋ２ｆ　ｔ　とすると、発振回路（３）の周期１／
ｆはＰＷＭ回路（２）の周期（Ｔｌ　＋Ｔ２　）に比べ
て十分小さいので、入力端子（６）に入力Ｅｉを連続し
て時間ｔだけ印加したときのカウンタ（４）の出力はつ
ぎの（９）式で衣わせる。

Ｑ、＝に２ｆｔ １−Ｔ２ ＝に２ｆ”ＴＩ＋Ｔ２・を −ＫＩＫｚｆ　（Ｅｉ　−Ｅｏ）　ｔ　　−−（９）　
　（’−’（８）式を代入）（９）式に示すようにカウ
ンタ（４）の出力Ｑｏは入力ＥｉとＤ／Ａ　　コンバー
タ（５）の出力Ｅ、の差に比例している。

したがって入力端子（６）に入力Ｅｉを印加したとき、
第１図および（１）式に示すように区間τを十分細かく
ｎ分割し、（ｍ−１）番目におけるカウンタ（４）の出
力をＱｏｍ　ｔｓ　Ｄ／Ａコンバータ（５）の出力をＥ
ｏｍ−１とすると、ｍ番目におけるカウンタ（４）の出
力ＱｏｍおよびＤ／Ａコンバータ（５）の出力Ｅ（、ｍ
はそれぞれつぎのようになる。

Ｑｏｍ＝Ｑｏｍ−１十ＫＩＫ２ｆ（Ｅｉ　−Ｅ（１ｍ−
ｔ）・−−（１０）Ｄ／Ａコンバータ（５）の出力ＥＯ
とカウンタ（４）の出力Ｑｏとの関係をＥｏｍＫｓ　Ｑ
ｏ　（Ｋ３　；定数）とすると、Ｅｇｍ＝に３Ｑｇｍ 、＝Ｅｇｍ　１＋ＫＩＫ２に３ｆ　ｒ−！−（Ｅｉ　−
Ｅ、１ｍ−１）・・・（１１１（’、’　Ｅｏｍ−１＝
に３Ｑ６ｍ−１）（１１）式において、ＫＩ　Ｋ２　Ｋ
３　ｆ　＝　’とすると、該（１１）式はτ 前記（１）式と同一となり、その時間−出力特性は第１
図のようになる。

第２図の回路において、減算回路（１１、ＰＷＭ回路（
２）、発振回路（３）、カウンタ（４）、Ｄ／Ａコンバ
ータ（５）等はいずれも周知の電子回路で比Ｊ絞的簡単
に実現可能であるので、具体的な回路についてはここで
は省略する。上記各回路（１）〜（５）は容易に高１ｅ
度化することが可能であシ、また前述した時限τを決定
する各回路（１）〜（５）の定数Ｋｌ　、　Ｋ２ｆ　、
　Ｋ３等は各回路（１）〜（５）に使用する抵抗値等を
変えるだけで容易にかつ柑密に設定できる。なお、以上
の説明では、第１図に示すようなＣＲ４％分回路におけ
る充電カーブに相当する上昇特性のみ記載したが、前記
ＰＷＭ回路（２）の出力Ｔ、　、　Ｔ２について（’Ｅ
、　ｉ　−Ｅ。

）−〇のときＴｌ＝　Ｔ２、（Ｅｉ−Ｅｏ）＞０のとき
Ｔｌ＞Ｔ２、（Ｅｉ−Ｅｏ）＜０のときＴＩ＜Ｔ２にな
るような回路を使用すれば、同様にして（Ｅｉ−Ｅｏ）
＜０の場合は放電カーブに相当し、同一時定数τを有す
る下降特性を呈する。

ついで、最大値および最小値ホールド回路（８）。

（９）の構成と働きを第４図で説明する。

同図において、（８１）はディジタルコンパレータ、叫
）はラッチ回路で、カウンタ（４）の出力Ｑｏがディジ
タルコンパレータ制の一方の入力端子ＩＮＩとラッチ回
路（８２ｊの入力端子ＩＮにそれぞれ印加されておシ、
ディジタルコンパレータ（８１）の他方の入力端子ＩＮ
２にはラッチ回路（＠の出力ＱＭが印加されている。該
ディジタルコンパレータ（８１）　ｕ　Ｑｏ　＞　Ｑ　
Ｍのときのみその出力端子ＯＵＴからトリガパルスを出
力するもので、該トリガパルスはラッチ回路（８２）の
端子ＣＰに入力され入力端子ＩＮの入力ＱＯがラッチさ
れ、該出力端子ＯＵＴ、すなわち出力端子（１０）には
Ｑｏが出力される。ラッチ回路（８２）は端子ＣＰにト
リガパルスが印加されない限り、その出力端子ＯＵＴの
状態は変化しないものであシ、したがってラッチ回路（
回の出力はカウンタ（４）の出力のうち最大値が保持さ
れる。また、第４図の回路において、ディジタルコンパ
レータ（８１）をＱｏ＜ＱＭのときのみその出力端子Ｏ
ＵＴからトリガパルスが出力するようにすれば、該回路
を最小値ホールド回路（９）として構成することができ
るものである。

第５図は最大値ホールド回路（８）の変形例を示すモノ
である。同図において、（８３）はアナログコンノくレ
ータ、（８４）はラッチ回路、（８５）はＤ／Ａコンパ
−タテする。アナログコンパレータ（８３）　Ｉｒｉ　
Ｄ　／　Ａ　コｙ　ノ＜−タ（５）の出力ＥｏとＤ／Ａ
コンバータ（８５）の出力ＥＭの大小を判別するもので
、ＥＯ＞ＥＭのときのみトリガパルスを出力するもので
ある。ラッチ回路（８４）はカウンタ（４）の出力をア
ナログコンパレータ（８３）の出力トリガパルスでラッ
チし、該トリガパルスがないときはその出力は変化しな
い。Ｄ／Ａコンバータ（８５）はラッチ回路（８４）の
ディジタル出力をアナログ値に変換するものである。

この構成において、ラッチ回路（８４）の出力は前記Ｄ
／Ａコンバータ（５）および（８５）の各出力ＥＯおよ
びＥＭにおいて、ＥＯ＞ＥＭになるたびにカウンタ（４
）の出力をラッチしていく。したがってラッチ回路（８
５１の出力はカウンタ（４）の出力のうち最大値が保持
される。また、この回路において、アナログコンパレー
タ（８３）をＥＯ＜ＥＭのときのみトリガパルスを出力
するようにすれば該回路を最小値ホールド回路（９）と
して構成できるものである。

以上のようにこの発明によるデマンドトランスデユーサ
は、特殊な部品や回路等を使用することなく、比較的ｒ
８１単な回路で均一でかつ任意に選べる時限特性をもっ
た出力を得ることができ、その出力はアナログ電圧ある
いはカウンタの出力を取り出せはディジタル値として使
用することができる。また出力の最大値もしくは最小値
等の保持が可能であるので、デマンドの計測に極めて有
効で近年その普及のめざ捷しいデータロガ−へのデータ
として、さらには遠隔計測用として巾広い利用が可能で
ある。

【図面の簡単な説明】

第１図はこの発明に係るデマンドトランスデユーサの説
明に用いる時間−出力特性図、第２図はこの発明に係る
デマンドトランスデユーサの一例を示すブロック図、第
３図は同デマンドトランスデユーサの動作説明用の各部
信号波形図、第４図は最大値ホールド回路および最小値
ホールド回路の一実施例を示すブロック図、第５図は最
大値ホールド回路および最小値ホールド回路の変形例を
示すブロック図である。 （１）・・・減算回路、（２）・・・パルス幅変ｉ１Ｊ
回路、（３）・・・発振回路、（４）・・・カウンタ、
（５）・・・ディジタル・アナログコンバータ、（６）
・・・入力端子、（７）・・・出力端子、（８）・・・
最大値ホールド回路、（９）・・・最小値ボールド回路
、（８１）・・・ディジタルコンパレータ、（８２）　
、　（８４）　、　（ｉ１５）・・・ラッチ回路、（８
３）・・・アナログコンパレータ。 なお、図中同一符号は同一もしくは相当部分を示す。 代理人　大岩Ｊ＝　ｉ４ｆ： 第１　ニー” 第２（り１

Claims (3)

【特許請求の範囲】
1. （１）、入力と出力の差に比例した出力を得る減算回路
   と、該減算回路の出力に比例したデユーティ比のパルス
   を１４７るパルス幅変調回路と、このパルス幅変調回路
   のパルスの周期よりも短い周期のパルスを出力する発振
   回路と、アップカウント・ダウンカウント切換入力端子
   に前記パルス幅変調回路の出力端子を接続し、かつクロ
   □ツクパルス入力端子に前記発振回路の出力端子を接続
   してなるカウンタと、該カウンタの出力をディジタル・
   アナログ変換する第１のディジタル・アナログコンバー
   タと、前記カウンタもしくは巣１のディジタル・アナロ
   グコンバータの出力のうち最大値および（または）最小
   値を記１．ホするホールド回路とを備え、前記第１のデ
   ィジタル・アナログコンバータの出力飽、から任意に選
   べる時定数をもって入力に比例しだ出力をイ斗るように
   したことを特徴とするデマンドトランスデユーサ。
2. （２）、前記ホールド回路はラッチ回路とディジタルコ
   ンパレータとからなり、前記カウンタの出力と該ラッチ
   回路の出力をディンタルコンパレータで比較して大小を
   判別し、該ディジタルコンパレータの出力で前記ラッチ
   回路に前記カウンタの出力の最大値および（または）最
   小値を記憶させるようにした特許請求の範囲第１項記工
   １スのデマンドトランスデユーサ。
3. （３）、前記ホールド回路はラッチ回路と、該ラッチ回
   路の出力をディジタル・アナログ変換する第２のディジ
   タルコンバータと、該第２のディジタル・アナログコン
   バータの出力と前記第１のディジタル・アナログコンバ
   ータの出力を大小比・収するアナログコンパレータとか
   らなり、該アナログコンパレータの出力で前記ラッチ回
   路にＰＩＩＪ記カウンタの出力の最大１１Ｈおよび（ま
   たは）最小値を記憶させるようにした時計請求範囲第１
   項記載のデマンドトランスデユーサ。