JPS59201293A - 主記憶書込み制御装置 - Google Patents
主記憶書込み制御装置Info
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- JPS59201293A JPS59201293A JP58074446A JP7444683A JPS59201293A JP S59201293 A JPS59201293 A JP S59201293A JP 58074446 A JP58074446 A JP 58074446A JP 7444683 A JP7444683 A JP 7444683A JP S59201293 A JPS59201293 A JP S59201293A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は計算機の主記１：ぐ装置への部分用込み！ｌ
ｌｉ葡１に関するものである。
ｌｉ葡１に関するものである。
主記憶装置１４への部分■込みを行う場合には、書込む
べきワードを含むアドレスの全ワードを主記憶装置から
読出し、この読出したワードのうち岩込むべきワードだ
けを書込みによって変更し、このようにして書込みデー
タと書込みによって変更されない部分とをマージ（ｍａ
ｒｇｅ） して・ このマージしたデータを上記’ｊｉ
ｆｆ装置に書込んでいた。このように１７で部分、ｔト
込みを行うと、主記憶装置に対し２度アクセスする必匁
がある。
べきワードを含むアドレスの全ワードを主記憶装置から
読出し、この読出したワードのうち岩込むべきワードだ
けを書込みによって変更し、このようにして書込みデー
タと書込みによって変更されない部分とをマージ（ｍａ
ｒｇｅ） して・ このマージしたデータを上記’ｊｉ
ｆｆ装置に書込んでいた。このように１７で部分、ｔト
込みを行うと、主記憶装置に対し２度アクセスする必匁
がある。
才だ、処理の＾７４化を目的としに旧ρ伝（・こふ・い
ては、大芥搦″の主６己説装置とＣＩ）Ｕ （、ｐ央り
（（」・ＩＪ渉１ｉ１’、’ ）との間に、高速小谷昂
のバ・ファメ七’） （Ｃａｃｈｅと仙・せらｈるメモ
リ）ｆ：設けて、主６に＋：ｆ４ ｇ的′−内の体層の
うち使用頻度の１傷い情報の％′Ｌを上ｉｊＬバンフー
γメ七りに格ぜ】して′ｉ−，−き、ＣＰＵは主記しζ
Ｉｋ置をアクセスすることなく、上記バッファメモリ内
の写しを使用して高速に処理する方法がとられている。
ては、大芥搦″の主６己説装置とＣＩ）Ｕ （、ｐ央り
（（」・ＩＪ渉１ｉ１’、’ ）との間に、高速小谷昂
のバ・ファメ七’） （Ｃａｃｈｅと仙・せらｈるメモ
リ）ｆ：設けて、主６に＋：ｆ４ ｇ的′−内の体層の
うち使用頻度の１傷い情報の％′Ｌを上ｉｊＬバンフー
γメ七りに格ぜ】して′ｉ−，−き、ＣＰＵは主記しζ
Ｉｋ置をアクセスすることなく、上記バッファメモリ内
の写しを使用して高速に処理する方法がとられている。
このようなバッフアノモリを有する計８７傍に、ら・い
て上記イ、６装ローごへのｉイ（≦分衷込み要求がＣＰ
Ｕがらイ１−せられた際、書込むべきアドレスのワード
がバッフアメ七り内に存在うる場合ｅｃば、−１）−・
ス４むべきワードを含むアドレスの全ワードをバノフナ
メ工すから旨出（７、この読出したツー ドのうち’ｊ
４込むべきワードだけを書込みによって変更してもとの
データと部分書込みデータをマージした伎、主記・膜装
置１タヘ全病込みとして畳込みを行う方法がＭｔ案さｙ
ｔでいる。この方法によｉ′１−ば、部分−占込劫作に
ゐ・いて主、ｊ己″１．杼装置汽にン・１するアクセス
ば１ ＋ｗだ＋−Ｊでよいことににる。
て上記イ、６装ローごへのｉイ（≦分衷込み要求がＣＰ
Ｕがらイ１−せられた際、書込むべきアドレスのワード
がバッフアメ七り内に存在うる場合ｅｃば、−１）−・
ス４むべきワードを含むアドレスの全ワードをバノフナ
メ工すから旨出（７、この読出したツー ドのうち’ｊ
４込むべきワードだけを書込みによって変更してもとの
データと部分書込みデータをマージした伎、主記・膜装
置１タヘ全病込みとして畳込みを行う方法がＭｔ案さｙ
ｔでいる。この方法によｉ′１−ば、部分−占込劫作に
ゐ・いて主、ｊ己″１．杼装置汽にン・１するアクセス
ば１ ＋ｗだ＋−Ｊでよいことににる。
しかし、上述の方法では、もしバッファメモリに障害が
発生して、バッファメモリから読出されたデータのうち
で、部分ル込みによって変更されない部分に誤りが発生
すると、主記・１．Ｏ，装置４内の正しいデータが誤り
データに変更されるという問題が起る。
発生して、バッファメモリから読出されたデータのうち
で、部分ル込みによって変更されない部分に誤りが発生
すると、主記・１．Ｏ，装置４内の正しいデータが誤り
データに変更されるという問題が起る。
第１図は従来の方法を説明するためのブロック図で、図
において、（１）は主記憶装置、（２）はバッファメモ
リ、（３）はストアデータレジスタ、（４）はマージレ
ジスタである。Ｍｌは主記憶装置（１）内のデータを示
し、データＸ、Ｙから構成されるとし、データＭ１の写
しがＢ１としてバッファレジスタ（２）内に格納されて
いるとする。ストアデータレジスタ（３）の内容により
部分書込を行うとバッファメモリ（２）内のデータＢ１
は第１図にＢ２として示すように変更される。データＢ
２がその１捷、バッファメモリ（２）から読出されて主
記憶装置（１）に書込−ｉれ、第１図にＭ２として示す
データになれば、所定の部分、１シ込が正し〈実施さｔ
′したことになる。しかし、バッファメモリ（２）から
データ（ｒｍｅ出した除にβｉｊ＋−店−が発生し、ワ
ードＸがワードＸ′として、跳出をれ、マージレジスタ
（４）に全１込みデータとしてＸ′及びＺがセットされ
、これが主記憶装置（１）に格納されると、その内容が
第１図にＭ３ として示すようＶこなり、このエラー
は＝ｌｉ分書分書作動作中０１処でも杵知さｉ’Ｌない
とｂう欠点があった。
において、（１）は主記憶装置、（２）はバッファメモ
リ、（３）はストアデータレジスタ、（４）はマージレ
ジスタである。Ｍｌは主記憶装置（１）内のデータを示
し、データＸ、Ｙから構成されるとし、データＭ１の写
しがＢ１としてバッファレジスタ（２）内に格納されて
いるとする。ストアデータレジスタ（３）の内容により
部分書込を行うとバッファメモリ（２）内のデータＢ１
は第１図にＢ２として示すように変更される。データＢ
２がその１捷、バッファメモリ（２）から読出されて主
記憶装置（１）に書込−ｉれ、第１図にＭ２として示す
データになれば、所定の部分、１シ込が正し〈実施さｔ
′したことになる。しかし、バッファメモリ（２）から
データ（ｒｍｅ出した除にβｉｊ＋−店−が発生し、ワ
ードＸがワードＸ′として、跳出をれ、マージレジスタ
（４）に全１込みデータとしてＸ′及びＺがセットされ
、これが主記憶装置（１）に格納されると、その内容が
第１図にＭ３ として示すようＶこなり、このエラー
は＝ｌｉ分書分書作動作中０１処でも杵知さｉ’Ｌない
とｂう欠点があった。
すなわち従来の方法では、以上のように、バッファメモ
リからデータを読出す際の一時的な障害により、誤った
データを主記１燕臣１βに夛４込んでし１つという欠点
があった。
リからデータを読出す際の一時的な障害により、誤った
データを主記１燕臣１βに夛４込んでし１つという欠点
があった。
この発明は上記のような従来のものの欠点を除去するた
めになづれたもので、ＣＰＵから市分店、込み要求が発
せられ、その部分書込みアドレスを含むワードがバッフ
ァメモリにイ）在していた場合においても、バッフアメ
、モリがら読出したデータＶこ誤シを検出した場合には
全書込みを通常の部分礪込み動作に変更することによっ
て主記憶に対して常に正しいデータを書込むように制御
することを目的としている。
めになづれたもので、ＣＰＵから市分店、込み要求が発
せられ、その部分書込みアドレスを含むワードがバッフ
ァメモリにイ）在していた場合においても、バッフアメ
、モリがら読出したデータＶこ誤シを検出した場合には
全書込みを通常の部分礪込み動作に変更することによっ
て主記憶に対して常に正しいデータを書込むように制御
することを目的としている。
以下このイにＩＪＪの実施例全図面について説明する。
第２図はこの発明の一実施例を示すブロック図で、第１
図と同一符号は同−又は相当部分を示し、（５）は部分
’ＩＫ込みバイト指定レジスタ、（６）はアドレスレジ
スタ、（７）はアドレスアレイ、（８）はデータレジス
タ、（９）はセレクタ、＋１０１は部分書込みバイト変
換器、Ｏ］）は誤り検出器、０２は比較器、α３はバッ
ファアドレスレジスタである。
図と同一符号は同−又は相当部分を示し、（５）は部分
’ＩＫ込みバイト指定レジスタ、（６）はアドレスレジ
スタ、（７）はアドレスアレイ、（８）はデータレジス
タ、（９）はセレクタ、＋１０１は部分書込みバイト変
換器、Ｏ］）は誤り検出器、０２は比較器、α３はバッ
ファアドレスレジスタである。
ＣＰＵから部分書込み要求が発せられる際には、部分書
込みデータがストアデータレジスタ（３）に、主記憶装
置へのφ１込みアドレスはアドレスレジスタ（６）に、
１！ｉｌＳ分書込のバイト位置の指定情報は部分書込み
バイト指定レジスタ（５）にそれぞれセットさ力、る。
込みデータがストアデータレジスタ（３）に、主記憶装
置へのφ１込みアドレスはアドレスレジスタ（６）に、
１！ｉｌＳ分書込のバイト位置の指定情報は部分書込み
バイト指定レジスタ（５）にそれぞれセットさ力、る。
第１図に示す例によって説明すると、Ｘ。
Ｙはそれぞれ１ワードを示し、１ワードは２バイト（１
バイトは８ビツト）から構成され、同一のアドレス位１
ｄには２ワード（たとえば、第１図に示すデータＭｌ
） が格納されているとし、ストアデータレジスタ（
３）には、たとえば、第１図に示すように右半分の２バ
イトにワードＺが、アドレス１／ジスタ（６）にはデー
タ、Ｍｌ の格納位置を／バすアドレスが、部分書込
みバイト指定レジスタＩ５）にはる半分の２バイトを表
すコードが設定される。
バイトは８ビツト）から構成され、同一のアドレス位１
ｄには２ワード（たとえば、第１図に示すデータＭｌ
） が格納されているとし、ストアデータレジスタ（
３）には、たとえば、第１図に示すように右半分の２バ
イトにワードＺが、アドレス１／ジスタ（６）にはデー
タ、Ｍｌ の格納位置を／バすアドレスが、部分書込
みバイト指定レジスタＩ５）にはる半分の２バイトを表
すコードが設定される。
レジスタｆ３１ 、 （５） 、 （６）にそれぞれの
値がセットされると、アドレスアレイ（７）中に循槍さ
れているアドレスが順次読出されて、アドレスレジスタ
（６）の内容と比較器（１２によって比較され、一致す
るとアドレスレジスタ（６）の内容のアドレスのデータ
はバッファメモリ内に存在することを意味し、この時の
゛アドレスをバッファアドレスレジスタα３ Ｋセット
する。ついで、バッファアドレスレジスタ（］３の内容
のアドレスにより、バッファメモリ（２）内のデータを
読出してデータレジスタ（８）にセットすると共に、ス
トアデータレジスタ（３）の曹込みデータが、バッファ
メモリ（２）内の当該アドレス位油′で、部分書込みバ
イト指定レジスタ（５）の内容が指定するバイト位１４
に書込才れる。
値がセットされると、アドレスアレイ（７）中に循槍さ
れているアドレスが順次読出されて、アドレスレジスタ
（６）の内容と比較器（１２によって比較され、一致す
るとアドレスレジスタ（６）の内容のアドレスのデータ
はバッファメモリ内に存在することを意味し、この時の
゛アドレスをバッファアドレスレジスタα３ Ｋセット
する。ついで、バッファアドレスレジスタ（］３の内容
のアドレスにより、バッファメモリ（２）内のデータを
読出してデータレジスタ（８）にセットすると共に、ス
トアデータレジスタ（３）の曹込みデータが、バッファ
メモリ（２）内の当該アドレス位油′で、部分書込みバ
イト指定レジスタ（５）の内容が指定するバイト位１４
に書込才れる。
更に、セレクタ（９）を介しマージレジスタ（４）内の
部分書込みバイト指定レジスタ（５）の指定するバイト
位置にストアデータレジスタ（３）の内容が書込まれ、
其１ｉｉ１のバイト位置にデータレジスタ（８）の対応
するバイトの内容が１込捷れる。
部分書込みバイト指定レジスタ（５）の指定するバイト
位置にストアデータレジスタ（３）の内容が書込まれ、
其１ｉｉ１のバイト位置にデータレジスタ（８）の対応
するバイトの内容が１込捷れる。
データレジスタ（８）の内容と部分書込みノくイト指定
レジスタ（５）の内容とは誤り検出器αωに入力され、
データレジスタ（８）の内容のうちレジスタ（５）Ｖこ
よって変史を指定されてない部分の符号誤りが検査され
、相号誤りのない場合は誤り検出信号（１９かｌｎ力さ
れないので、従来の装、置と同様に動作する。
レジスタ（５）の内容とは誤り検出器αωに入力され、
データレジスタ（８）の内容のうちレジスタ（５）Ｖこ
よって変史を指定されてない部分の符号誤りが検査され
、相号誤りのない場合は誤り検出信号（１９かｌｎ力さ
れないので、従来の装、置と同様に動作する。
部分イ）込みバイト指定レジスタ（５）には、たとえば
、１アドレス４バイトのうち部分書込みを行うべきバイ
トに対しては論理「１」の信号が設定されており、匁込
みを行わないノ（イトに対し２ては論理「０」の信号が
設定されているとし、この内容が部分書込みバイト変換
器（ＩＧに入力される。比較器（１２からアドレス一致
を示す出力信号０４が１ｂ力されたときは部分書込みバ
イト変換器（１０の出力はその入力のビットパターンに
かかわらず、全ビット論理「１」として出力される。主
記憶装置（１）はアドレスレジスタ（６）の内容及び部
分書込みノくイト変換器１１（）の出力によって示−ｇ
ｔしるアドレス伎１１へ″の全バイトにマージレジスタ
（４）の山谷全書込むという全書込み動作を実行する。
、１アドレス４バイトのうち部分書込みを行うべきバイ
トに対しては論理「１」の信号が設定されており、匁込
みを行わないノ（イトに対し２ては論理「０」の信号が
設定されているとし、この内容が部分書込みバイト変換
器（ＩＧに入力される。比較器（１２からアドレス一致
を示す出力信号０４が１ｂ力されたときは部分書込みバ
イト変換器（１０の出力はその入力のビットパターンに
かかわらず、全ビット論理「１」として出力される。主
記憶装置（１）はアドレスレジスタ（６）の内容及び部
分書込みノくイト変換器１１（）の出力によって示−ｇ
ｔしるアドレス伎１１へ″の全バイトにマージレジスタ
（４）の山谷全書込むという全書込み動作を実行する。
データレジスタ（８１の内容のうち、部分書込み）ζイ
ト指定レジスタ（５）に論理ｒＯＪがセノトキれている
バイトについて、誤り検出器（ｊυにおいて符−弓誤り
を検出して誤シ検出信号（１９が出力された場合、部分
書込みバイト変換器ｔｌ（Ｓの出力を部分？４込ＪＨｉ
Ｚイト指定レジスタ（５）の内容ど訃りに再変更する。
ト指定レジスタ（５）に論理ｒＯＪがセノトキれている
バイトについて、誤り検出器（ｊυにおいて符−弓誤り
を検出して誤シ検出信号（１９が出力された場合、部分
書込みバイト変換器ｔｌ（Ｓの出力を部分？４込ＪＨｉ
Ｚイト指定レジスタ（５）の内容ど訃りに再変更する。
主記憶装置（１）はアドレスレジスタ（６）の内容で指
定されるアドレス位ｉ値の部分書込みバイト変換器−の
出力が論」Ｎｌ！ ｒ Ｉ Ｊであるバイトにだけマー
ジレジスタ（４）の対応バイトの内容を書込む部分、書
込動作を実行する。
定されるアドレス位ｉ値の部分書込みバイト変換器−の
出力が論」Ｎｌ！ ｒ Ｉ Ｊであるバイトにだけマー
ジレジスタ（４）の対応バイトの内容を書込む部分、書
込動作を実行する。
以上のようにこの発明によれば、バッファメモリに主記
憶装置の写しが存在しており、部分ノ１−込みを全書込
みに変換しようとした時であっても、バッファメモリか
らの読出しデータのうち部分書込みによって変史を受け
ない部分が、なんらかの障害により誤りデータとなった
ことが検出きれた場合には、ノ１ｎ常の部分也込みに再
度変転することによって、主記憶装置には常にｉＥ Ｌ
い悄５′１ス全訂込むことが可能となるために、一時的
にバッファメモリに障害が発生した場合においても、あ
たかも１ＩｔＦ害が発生しなかつプこごとく処理を６に
杓できるという効果がある。
憶装置の写しが存在しており、部分ノ１−込みを全書込
みに変換しようとした時であっても、バッファメモリか
らの読出しデータのうち部分書込みによって変史を受け
ない部分が、なんらかの障害により誤りデータとなった
ことが検出きれた場合には、ノ１ｎ常の部分也込みに再
度変転することによって、主記憶装置には常にｉＥ Ｌ
い悄５′１ス全訂込むことが可能となるために、一時的
にバッファメモリに障害が発生した場合においても、あ
たかも１ＩｔＦ害が発生しなかつプこごとく処理を６に
杓できるという効果がある。
ｕ１１図は従来の方法を説明するためのブロック図、第
２図はこの発明の一笑施例を示すブロック図である。 （１）・・・主記憶装置、（２）・・・バッファメモリ
、（３）・・・ストアデータレジスタ、（４）・・・マ
ージレジスタ、（５）・・・バイトＪｍ定レジスタ、（
６）・・・アドレスレジスタ、（７）・・・アドレスア
レイ、（８）・・・データレジスタ、（ｌｌｊ・・・課
！１７検出器。 尚、名図中同−符号は同−又（は相当部分ケ示す。 代理人 大 岩 増 却： 八４：（ 特許庁長官ｌ（５゜ １．事件の表示 ↑−１Ｊ願昭 ’５８−７４４４
６号２ 、 Ｑ 明）名＋８’ 主記憶書込み開
側ｊ装置：３．補正を・する占 事件との関係 ′１′胃′「出願人 代表者片山伝へ部 ・１０代理人 （１）明Ｍ１１書第５頁第２行目「いことににる。」と
あるを「いことになる。」と訂正する。 （エソ 」；、、上
２図はこの発明の一笑施例を示すブロック図である。 （１）・・・主記憶装置、（２）・・・バッファメモリ
、（３）・・・ストアデータレジスタ、（４）・・・マ
ージレジスタ、（５）・・・バイトＪｍ定レジスタ、（
６）・・・アドレスレジスタ、（７）・・・アドレスア
レイ、（８）・・・データレジスタ、（ｌｌｊ・・・課
！１７検出器。 尚、名図中同−符号は同−又（は相当部分ケ示す。 代理人 大 岩 増 却： 八４：（ 特許庁長官ｌ（５゜ １．事件の表示 ↑−１Ｊ願昭 ’５８−７４４４
６号２ 、 Ｑ 明）名＋８’ 主記憶書込み開
側ｊ装置：３．補正を・する占 事件との関係 ′１′胃′「出願人 代表者片山伝へ部 ・１０代理人 （１）明Ｍ１１書第５頁第２行目「いことににる。」と
あるを「いことになる。」と訂正する。 （エソ 」；、、上
Claims (1)
- 【特許請求の範囲】 主記憶Ｎ１ｆｔと、この主記憶装置に格納されている情
幸しの一部の写しを記憶するバッファメモリと、上記上
記１．（！装置に格納されている情報の一部の変更を命
令する中央処理軟菌とを有する主記憶書込み制御装置Ｉ
ワにおいて、 変更すべきデータを一時記憶するストアデータレジスタ
と、 このストアデータレジスタの内容が書込まれるべき主記
憶装置内のアドレスを一時記憶するアドレスレジスタと
、 このアドレスレジスタの内容によって示されるアドレス
位置のバイトのうち上記ストアデータレジスタの内容が
書込貫れるべきバイト位置を一時記憶する部分書込みバ
イト指定レジスタと、上記ストアデータレジスタ、上記
アドレスレジスタ、上記バイト指定レジスタにそ１シそ
れのデータを入力する手段と、 上記バッファメモリに記憶するすべての佇１報のアドレ
スが記憶されるアドレスアレイと、このアドレスアレイ
を検索し上記アドレスレジスタの内容と一致するアドレ
スを検出したときアドレス一致信号を出力する手段と、 このアドレス一致信号を出力したアドレスにより上記バ
ッファメモリの当該アドレス位１＋＆のブータラ読出し
てデータレジスタに設定し、かつ上記バッファメモリの
当該アドレス位置のデータ中」二記バイト指定レジスタ
の内容により指戻さ７′Ｌるバイト位置に上記ストアデ
ータレジスタの内容を一円込む手段と、 上記データレジスタの内容のうち上記バイト指定レジス
タの内容によって指定され々いバイト部分をマージレジ
スタの対応バイトに人力し、かつそのバイト部分の符号
誤りを検査する手段と、上記マージレジスタの上記バイ
ト指定レジスタの内容によって指定されるバイト部分に
上り己ストアテータレジスタの内トをΔカする手＋ａと
、。 上記彷号誤り検査において符号誤りを検出し〃い場合は
、上記アドレスレジスタの内容の示す主、妃１．す、装
む・」１内のアドレス位置へ上記マージレジスタの全バ
イトを７！１．込み、符号誤り全検出した場合は、上記
アドレスレジスタの内容の示すアドレスのうち上記バイ
ト指定レジスタの指定するバイトに上記マージレジスタ
の対応バイトを書込む手段とを１１ｉ！ｉえたことを特
徴とする主記憶書込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074446A JPS59201293A (ja) | 1983-04-27 | 1983-04-27 | 主記憶書込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074446A JPS59201293A (ja) | 1983-04-27 | 1983-04-27 | 主記憶書込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201293A true JPS59201293A (ja) | 1984-11-14 |
Family
ID=13547465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074446A Pending JPS59201293A (ja) | 1983-04-27 | 1983-04-27 | 主記憶書込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298754A (ja) * | 1988-10-06 | 1990-04-11 | Nec Corp | 主記憶制御方式 |
-
1983
- 1983-04-27 JP JP58074446A patent/JPS59201293A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0298754A (ja) * | 1988-10-06 | 1990-04-11 | Nec Corp | 主記憶制御方式 |
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