JPS59201518A - ２相発振回路 - Google Patents
２相発振回路Info
- Publication number
- JPS59201518A JPS59201518A JP7522483A JP7522483A JPS59201518A JP S59201518 A JPS59201518 A JP S59201518A JP 7522483 A JP7522483 A JP 7522483A JP 7522483 A JP7522483 A JP 7522483A JP S59201518 A JPS59201518 A JP S59201518A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- output
- gate circuit
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は位相がりＯｏずれた第１、第一のノくルス信
号を各々出力する２相発振回路に関する。
号を各々出力する２相発振回路に関する。
この種の発振回路は電動機の速度制御、その他種々の分
野において用いられる。第７図は従来のコ相発振回路の
構成例を示す回路図である。この図において、符号１は
第λ図Ｇ）に示す矩形波信号Ｓ１を発生する発振器であ
シ、発生した信号Ｓ１はＤ型フリンプフロンプｃ以下、
Ｄ−ＦＦと略称する）２のクロンク端子ＣＫへ供給され
ると共に、インバータ３を介してＤ−ＦＦ４のクロンク
端子ＣＫへ供給される。Ｄ−ＦＦ２および４は各々、そ
の入力端子りと出力端子Ｑとが接続されて、クロンク端
子ＣＫへ供給される信号の立上りにおいてトリガされる
トリガフリップフロップとなっており、Ｄ−ＦＦ２の出
力端子ＱＫ得られる信号が第１のパルス信号Ｐ１ （第
一図Ｃ口）参照）として出力され、またＤ−ＦＦ４の出
力端子Ｑから出力される信号Ｓ２（第一図ｅ→参照）が
排他的論理和ゲート（以下、ＥＸ−ＯＲと略称する）５
の一方の入力端へ供給される。また、Ｄ−ＦＦ２および
４の各リセット端子へは共にリセット信号Ｒが供給され
る。ＥＸ−ＯＲ５は信号ｓ２と位相指定信号Ｈ（第２図
に）参照）との排他的論理和をとる回路であシ、その出
力信号が第一のパルス信号Ｐ２（第２図（ホ））参照）
として出力される。
野において用いられる。第７図は従来のコ相発振回路の
構成例を示す回路図である。この図において、符号１は
第λ図Ｇ）に示す矩形波信号Ｓ１を発生する発振器であ
シ、発生した信号Ｓ１はＤ型フリンプフロンプｃ以下、
Ｄ−ＦＦと略称する）２のクロンク端子ＣＫへ供給され
ると共に、インバータ３を介してＤ−ＦＦ４のクロンク
端子ＣＫへ供給される。Ｄ−ＦＦ２および４は各々、そ
の入力端子りと出力端子Ｑとが接続されて、クロンク端
子ＣＫへ供給される信号の立上りにおいてトリガされる
トリガフリップフロップとなっており、Ｄ−ＦＦ２の出
力端子ＱＫ得られる信号が第１のパルス信号Ｐ１ （第
一図Ｃ口）参照）として出力され、またＤ−ＦＦ４の出
力端子Ｑから出力される信号Ｓ２（第一図ｅ→参照）が
排他的論理和ゲート（以下、ＥＸ−ＯＲと略称する）５
の一方の入力端へ供給される。また、Ｄ−ＦＦ２および
４の各リセット端子へは共にリセット信号Ｒが供給され
る。ＥＸ−ＯＲ５は信号ｓ２と位相指定信号Ｈ（第２図
に）参照）との排他的論理和をとる回路であシ、その出
力信号が第一のパルス信号Ｐ２（第２図（ホ））参照）
として出力される。
しかして、初期状態においてリセット信号Ｒが供給され
（第２図に示す時刻ｔｏ参照）、次いで発振器１の出力
信号Ｓｌが立上シ、以後、発振器ｌから第２図（イ）に
示す各パルスが順次出力されると、Ｄ−ＦＦ２の出力端
子Ｑから第２図（ロ）Ｋ示す第７のパルス信号Ｐ１が出
力され、捷だ、Ｄ−ＦＦ４の出力端子Ｑから、第２図（
ハ）に示すように上記第７のパルス信号Ｐ１から位相が
りｏ０遅れた信号Ｓ２が出力される。ここで、位相指定
信号Ｈが９０”信号にあると、（第２図に）参照）信号
ｓ２と第２のパルス信号Ｐ２とが同一となシ、したがっ
て、第２のパルス信号Ｐ２（第２図（ホ））は第１のパ
ルス信号Ｐ１から位相が２０？遅れた信号となる。次に
、位相指定信号Ｈが９１”信号になると、第２のパルス
信号Ｐ２が信号Ｓ２を反転した信号となる。この結果、
第２図（ホ）に示すように第２のパルス信号Ｐ２は第１
のパルスイぎ号Ｐ１よシタ００位相が進んだ信号となる
。このように、第１図に示す回路は位相が互いにりθ０
ずれた第１Ｘ第２のパルス信号Ｐ１、Ｐ２を各々出力す
ることができ、また、いずれのパルス信号Ｐ１．Ｐ２の
位相を進めるかを位相指定信号Ｈによって指定すること
ができる。
（第２図に示す時刻ｔｏ参照）、次いで発振器１の出力
信号Ｓｌが立上シ、以後、発振器ｌから第２図（イ）に
示す各パルスが順次出力されると、Ｄ−ＦＦ２の出力端
子Ｑから第２図（ロ）Ｋ示す第７のパルス信号Ｐ１が出
力され、捷だ、Ｄ−ＦＦ４の出力端子Ｑから、第２図（
ハ）に示すように上記第７のパルス信号Ｐ１から位相が
りｏ０遅れた信号Ｓ２が出力される。ここで、位相指定
信号Ｈが９０”信号にあると、（第２図に）参照）信号
ｓ２と第２のパルス信号Ｐ２とが同一となシ、したがっ
て、第２のパルス信号Ｐ２（第２図（ホ））は第１のパ
ルス信号Ｐ１から位相が２０？遅れた信号となる。次に
、位相指定信号Ｈが９１”信号になると、第２のパルス
信号Ｐ２が信号Ｓ２を反転した信号となる。この結果、
第２図（ホ）に示すように第２のパルス信号Ｐ２は第１
のパルスイぎ号Ｐ１よシタ００位相が進んだ信号となる
。このように、第１図に示す回路は位相が互いにりθ０
ずれた第１Ｘ第２のパルス信号Ｐ１、Ｐ２を各々出力す
ることができ、また、いずれのパルス信号Ｐ１．Ｐ２の
位相を進めるかを位相指定信号Ｈによって指定すること
ができる。
ところで、上述した従来の２相発振回路にあっては、初
期状態においてＤ−ＦＦ２．４を各々リセットしなけれ
ばならないと共に、発振器１の出力信号Ｓ１の最初の変
化を立上りとしなければならない欠点がある。すなわち
、例えば第２図（へ）゛て示すように、初期状態におけ
るイボ号８１の最初の変化が立下シであったとすると、
第１のパルス信号Ｐ１および信号Ｓ２が各々第２図（ト
）および（ホ）に示すものとなシ、信号Ｓ２の位相が第
１のパルス信号Ｐ１の位相よシタＯ゛進み位相となる。
期状態においてＤ−ＦＦ２．４を各々リセットしなけれ
ばならないと共に、発振器１の出力信号Ｓ１の最初の変
化を立上りとしなければならない欠点がある。すなわち
、例えば第２図（へ）゛て示すように、初期状態におけ
るイボ号８１の最初の変化が立下シであったとすると、
第１のパルス信号Ｐ１および信号Ｓ２が各々第２図（ト
）および（ホ）に示すものとなシ、信号Ｓ２の位相が第
１のパルス信号Ｐ１の位相よシタＯ゛進み位相となる。
この結果、位相指定信号Ｈが第２のパルス信号Ｐ２の遅
れ位相を指定する０“イｉ″号の場合に第２のパルす信
号Ｐ２の位相が第２図し）に示すように第７のパルス信
号Ｐ１に対し９００進み位相となってしまい、逆に、位
相指定信号Ｈが進み位相を指定する１１″信号の場合に
、第２のパルス４８ 号Ｐ ２０位相がりθ０遅れ位相
となってしまう。したがって、上述した２相発振回路に
おいては、初期状態における信号Ｓｌの最初の変化が必
ず立上りでなければならない。しかしながら、信号Ｓ１
の最初の変化を必ず立上りとすることは、特に発振器１
がＶ／Ｆ（ｉ打圧／周波数）コンバータ等の場合、非常
に困離である。
れ位相を指定する０“イｉ″号の場合に第２のパルす信
号Ｐ２の位相が第２図し）に示すように第７のパルス信
号Ｐ１に対し９００進み位相となってしまい、逆に、位
相指定信号Ｈが進み位相を指定する１１″信号の場合に
、第２のパルス４８ 号Ｐ ２０位相がりθ０遅れ位相
となってしまう。したがって、上述した２相発振回路に
おいては、初期状態における信号Ｓｌの最初の変化が必
ず立上りでなければならない。しかしながら、信号Ｓ１
の最初の変化を必ず立上りとすることは、特に発振器１
がＶ／Ｆ（ｉ打圧／周波数）コンバータ等の場合、非常
に困離である。
そこでこの発明は、初期状態においてリセットを行う必
要がなく、かつ、発振器の出力信号の最初の変化に影響
されない！相発振回路を提供するもので、発振器から出
力される矩形波信号によってトリガされるトリガフリッ
プフロンプと、このトリガフリップフロンプの出力およ
び前記矩形波信号の排他的論理和をとる第７のゲート回
路と、この第１のゲート回路の出力と位相の進み、遅れ
を指定する位相指定イロ号との排他的論理和をとる第一
のゲート回路とを具備してなるものである。
要がなく、かつ、発振器の出力信号の最初の変化に影響
されない！相発振回路を提供するもので、発振器から出
力される矩形波信号によってトリガされるトリガフリッ
プフロンプと、このトリガフリップフロンプの出力およ
び前記矩形波信号の排他的論理和をとる第７のゲート回
路と、この第１のゲート回路の出力と位相の進み、遅れ
を指定する位相指定イロ号との排他的論理和をとる第一
のゲート回路とを具備してなるものである。
以下、図面を参照しこの発明の一実施例について説明す
る。第３図はこの発明による２相発振回路の構成を示す
回路ＩＡである。この図において、発振器１から出力さ
れる矩形波信号ＳｌはＤ −ＦＦ２（第７図参照）のク
ロンク端子ＣＫおよヒＥＸ−ＯＲ８の第一入力端へ供給
され、Ｄ−ＦＦ２の出力端子ＱＫ得られる信号がＥＸ−
ＯＲ８の槙／入力端へ供給されると共に、第７のパルス
信号Ｐ１１として出力され、ＥＸ−ＯＲ８の出力信号Ｓ
３および位相指定信号Ｈが各々ＥＸ−Ｏｆζ９の第１１
第２入力端へ供給され、寸た、ＥＸ−ＯＲ９の出力信号
が第２のパルス信号Ｐ１２として出力される。
る。第３図はこの発明による２相発振回路の構成を示す
回路ＩＡである。この図において、発振器１から出力さ
れる矩形波信号ＳｌはＤ −ＦＦ２（第７図参照）のク
ロンク端子ＣＫおよヒＥＸ−ＯＲ８の第一入力端へ供給
され、Ｄ−ＦＦ２の出力端子ＱＫ得られる信号がＥＸ−
ＯＲ８の槙／入力端へ供給されると共に、第７のパルス
信号Ｐ１１として出力され、ＥＸ−ＯＲ８の出力信号Ｓ
３および位相指定信号Ｈが各々ＥＸ−Ｏｆζ９の第１１
第２入力端へ供給され、寸た、ＥＸ−ＯＲ９の出力信号
が第２のパルス信号Ｐ１２として出力される。
以上の構成において、第弘図（イ）に示すように最初の
変化が立上シである信号Ｓ１が発振器１から出力される
と、第１のパルス信号ｐＨおヨヒ信号Ｓ３が各々第μ図
（ロ）（ハ）に示すものとなり、信号Ｓ３が第７のパル
ス信号ｐＨよシタＯ０遅れ位相の信号となる。この結果
、第≠図に）および（ホ）に示すように、位相指定へ号
Ｈがゝ０“信号の場合は第、！ノハルス信号Ｐ）１２が
第１のパルス信号Ｐ １１よシタｏ”遅れ位相の信号と
なシ、逆に、位相指定信号Ｈが９１“信号の場合はりＯ
０進み位相の信号となる。
変化が立上シである信号Ｓ１が発振器１から出力される
と、第１のパルス信号ｐＨおヨヒ信号Ｓ３が各々第μ図
（ロ）（ハ）に示すものとなり、信号Ｓ３が第７のパル
ス信号ｐＨよシタＯ０遅れ位相の信号となる。この結果
、第≠図に）および（ホ）に示すように、位相指定へ号
Ｈがゝ０“信号の場合は第、！ノハルス信号Ｐ）１２が
第１のパルス信号Ｐ １１よシタｏ”遅れ位相の信号と
なシ、逆に、位相指定信号Ｈが９１“信号の場合はりＯ
０進み位相の信号となる。
また、第７図（へ）に示すように、信号Ｓｌの最初の変
化が立下りの場合は、第７のパルス信号Ｐｌｉおよび信
号Ｓ３が各々第７図（ト）、（ホ）に示すものとなり、
この場合も上述した場合と同様に、信号Ｓ３が第１のパ
ルス信号ｐＨよｌ） ９ｏ０遅れ位相の信号と々る。こ
の結果、第≠図（１のおよび（至））に示すように、位
相指定信号Ｈが加“信号の場合は第一のパルス信号Ｐ１
２が第１のパルス信号Ｐｉｘよりりθ０遅れ位相の信号
となシ、逆に、位相指定信号Ｈがゝ１“信号の場合はり
Ｏ０進み位相の信号とがる。
化が立下りの場合は、第７のパルス信号Ｐｌｉおよび信
号Ｓ３が各々第７図（ト）、（ホ）に示すものとなり、
この場合も上述した場合と同様に、信号Ｓ３が第１のパ
ルス信号ｐＨよｌ） ９ｏ０遅れ位相の信号と々る。こ
の結果、第≠図（１のおよび（至））に示すように、位
相指定信号Ｈが加“信号の場合は第一のパルス信号Ｐ１
２が第１のパルス信号Ｐｉｘよりりθ０遅れ位相の信号
となシ、逆に、位相指定信号Ｈがゝ１“信号の場合はり
Ｏ０進み位相の信号とがる。
このように、第３図に示す回路にあっては、信号Ｓ１の
最初の変化状態にかかわらず、信号Ｓ３が第７のパルス
信号ｐＨよシタ。。遅れ位相臼４゛号となシ、この結果
、第２のパルス信号Ｐ１２の位相が常に位相指定信号Ｈ
に対応する位相となる。
最初の変化状態にかかわらず、信号Ｓ３が第７のパルス
信号ｐＨよシタ。。遅れ位相臼４゛号となシ、この結果
、第２のパルス信号Ｐ１２の位相が常に位相指定信号Ｈ
に対応する位相となる。
なお、初期状態においてＤ−ＦＦ２の出力端子ＱがＸ１
“信号にある場合においても、第７のパルス信号ｐＨと
信号Ｓ３との関係は第≠図（ロ）、（ハ）あるいは（ト
）、（ホ）と同様の関係となり、したがって、初期状態
においてＤ−ＦＦ２をリセットする必要はない。
“信号にある場合においても、第７のパルス信号ｐＨと
信号Ｓ３との関係は第≠図（ロ）、（ハ）あるいは（ト
）、（ホ）と同様の関係となり、したがって、初期状態
においてＤ−ＦＦ２をリセットする必要はない。
以上説明したように、この発明による２相発振回路は、
矩形波信号を出力する発掘器と、この発振器から出力さ
れる矩形波信号によってトリガされるトリガフリップフ
ロップと、このトリガフリップフロップの出力およびｍ
Ｊ記矩形波信号の排他的論理和をとる第７のゲート回路
と、との第７のゲート回路の出力と位相の進み、遅れを
指定する位相指定信号との排他的論理和をとる第２のゲ
ート回路とを有しているので、初期リセットを行う必要
がない利点が得られるよ共に、発掘器の出力信号の最初
の位相に影響されないオＩＩ点が得られる。
矩形波信号を出力する発掘器と、この発振器から出力さ
れる矩形波信号によってトリガされるトリガフリップフ
ロップと、このトリガフリップフロップの出力およびｍ
Ｊ記矩形波信号の排他的論理和をとる第７のゲート回路
と、との第７のゲート回路の出力と位相の進み、遅れを
指定する位相指定信号との排他的論理和をとる第２のゲ
ート回路とを有しているので、初期リセットを行う必要
がない利点が得られるよ共に、発掘器の出力信号の最初
の位相に影響されないオＩＩ点が得られる。
第７図は従来の２相発振回路の構成例を示す回路図、第
２図は同２相発振回路の動作を説明するためのタイミン
グチャート、第３図はこの発明の一実施例の構成を示す
回路図、第７図は同実施例の動作を説明するためのタイ
ミングチャートである。 １・・・・・・発振器、２・・・・・・Ｄ−ＦＦ （）
リガフリンプフロンプ）、８・・・・・・排他的論理和
ゲート（第７のゲート回路）、９・・・・・・排他的論
理和ゲート（第２のゲート回路）。
２図は同２相発振回路の動作を説明するためのタイミン
グチャート、第３図はこの発明の一実施例の構成を示す
回路図、第７図は同実施例の動作を説明するためのタイ
ミングチャートである。 １・・・・・・発振器、２・・・・・・Ｄ−ＦＦ （）
リガフリンプフロンプ）、８・・・・・・排他的論理和
ゲート（第７のゲート回路）、９・・・・・・排他的論
理和ゲート（第２のゲート回路）。
Claims (1)
- 第１のパルス信号と、この第７のパルス信号に対し位相
がりσ０異々る第２のパルス信号とを各々出力する！相
発振回路において、矩形波信号を出力する発振器と、こ
の発振器から出力される矩形波信号によってトリガされ
るトリガフリップフロップと、このトリガフリップフロ
ップの出力および前記矩形波信号の排他的論理和をとる
第７のゲート回路と、この第７のゲート回路の出力と位
相の進み、遅れを指定する位相指定信号との排他的論理
和をとる第２のゲート回路とを具備し、前記トリガフリ
ップフロップの出力信号および前記第一のゲート回路の
出力信号を各々前記第７、第１のパルス信号として出力
することを特徴とするコ相発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7522483A JPS59201518A (ja) | 1983-04-28 | 1983-04-28 | ２相発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7522483A JPS59201518A (ja) | 1983-04-28 | 1983-04-28 | ２相発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201518A true JPS59201518A (ja) | 1984-11-15 |
Family
ID=13570037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7522483A Pending JPS59201518A (ja) | 1983-04-28 | 1983-04-28 | ２相発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225933A (ja) * | 1985-03-30 | 1986-10-07 | Fujitsu Ltd | ３周波ト−ン信号検出用基準信号発生回路 |
| JPS6380615A (ja) * | 1986-09-24 | 1988-04-11 | Nec Home Electronics Ltd | システムクロツク発生回路 |
| JPH02150112A (ja) * | 1988-12-01 | 1990-06-08 | Mitsubishi Electric Corp | ９０度移相器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509046U (ja) * | 1973-05-21 | 1975-01-30 | ||
| JPS5734729B2 (ja) * | 1979-03-12 | 1982-07-24 | ||
| JPS5816933B2 (ja) * | 1974-01-23 | 1983-04-04 | モンテデイソン エツセ ピ ア | 流動床反応器 |
-
1983
- 1983-04-28 JP JP7522483A patent/JPS59201518A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509046U (ja) * | 1973-05-21 | 1975-01-30 | ||
| JPS5816933B2 (ja) * | 1974-01-23 | 1983-04-04 | モンテデイソン エツセ ピ ア | 流動床反応器 |
| JPS5734729B2 (ja) * | 1979-03-12 | 1982-07-24 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225933A (ja) * | 1985-03-30 | 1986-10-07 | Fujitsu Ltd | ３周波ト−ン信号検出用基準信号発生回路 |
| JPS6380615A (ja) * | 1986-09-24 | 1988-04-11 | Nec Home Electronics Ltd | システムクロツク発生回路 |
| JPH02150112A (ja) * | 1988-12-01 | 1990-06-08 | Mitsubishi Electric Corp | ９０度移相器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5261081A (en) | Sequence control apparatus for producing output signals in synchronous with a consistent delay from rising or falling edge of clock input signal | |
| US4354124A (en) | Digital phase comparator circuit | |
| JP3114215B2 (ja) | クロック周波２逓倍器 | |
| JPH0255970B2 (ja) | ||
| KR960010388B1 (ko) | 펄스 판별 회로 | |
| US6249188B1 (en) | Error-suppressing phase comparator | |
| JPS59201518A (ja) | ２相発振回路 | |
| EP1096683A1 (en) | Clock generator circuit | |
| JP3476448B2 (ja) | 信号同期回路 | |
| JP3562321B2 (ja) | クロック信号切り換え装置 | |
| JP2737607B2 (ja) | クロック切替回路 | |
| KR19980068906A (ko) | 클럭 분주 회로 | |
| JP2592522B2 (ja) | Ｐｎ符号の位相変調回路 | |
| JP2794931B2 (ja) | ディジタル処理形位相同期回路 | |
| JPH03157013A (ja) | クロック相分離回路 | |
| JPH02170738A (ja) | 識別再生クロック発生回路 | |
| JPH06284158A (ja) | 直交位相変調器 | |
| JPS60248020A (ja) | ３分周回路 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPH09232945A (ja) | 分周器、リングカウンタ及びｐｌｌ回路 | |
| JP2543108B2 (ja) | 同期パルス発生装置 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| JPH0523115B2 (ja) | ||
| JPS61158216A (ja) | デイジタル電圧制御発振器 | |
| JP2000101427A (ja) | 周波数比較器及びこれを用いたクロック抽出回路 |