JPH02170738A - 識別再生クロック発生回路 - Google Patents
識別再生クロック発生回路Info
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- JPH02170738A JPH02170738A JP63325549A JP32554988A JPH02170738A JP H02170738 A JPH02170738 A JP H02170738A JP 63325549 A JP63325549 A JP 63325549A JP 32554988 A JP32554988 A JP 32554988A JP H02170738 A JPH02170738 A JP H02170738A
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- JP
- Japan
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- phase
- signal
- circuit
- clock
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Links
- 230000005540 biological transmission Effects 0.000 claims description 21
- 238000001514 detection method Methods 0.000 claims description 21
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000010355 oscillation Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は識別再生クロック発生回路に関し、特に光通信
方式の受信機におけるビットタイミングを描出する回路
に用いて好適なものである。
方式の受信機におけるビットタイミングを描出する回路
に用いて好適なものである。
本発明は、所定の位相差を持たされている多相基準信号
と伝送路信号との位相関係を検出し、その位相関係に基
いて上記多相基準信号の内の１つを選択して識別再生ク
ロックを発生させるようにすることにより、低周波の原
発振クロックで識別再生クロックを発生させることがで
きるようにした識別再生クロック発生回路である。
と伝送路信号との位相関係を検出し、その位相関係に基
いて上記多相基準信号の内の１つを選択して識別再生ク
ロックを発生させるようにすることにより、低周波の原
発振クロックで識別再生クロックを発生させることがで
きるようにした識別再生クロック発生回路である。
識別再生クロック発生回路として第３図のブロック図に
示す回路が知られている。この回路は、Ｄフリップフロ
ップ３０及びナンド回路３１から成る微分パルス発生回
路３２とｎ進カウンタ３３とで構成されていて、Ｄフリ
ップフロップ３０及びｎ進カウンタ３３の各入力端子に
原発振クロック信号Ｓ１が与えられる。また、伝送路信
号ｓ２がナンド回路３１及びＤフリップフロップ３０の
データ入力端子にそれぞれ与えられると共に、Ｄフリッ
プフロップ３０の可信号Ｓ、がナンド回路３１に与えら
れる。そして、ナンド回路３１から出力される信号Ｓ４
がリセット信号として、ｎ進カウンタ３３のクリヤ端子
に与えられる。ｎ進カウンタ３３はリセット信号Ｓ４が
与えられるごとに原発振クロック信号Ｓ、のカウント値
をリセットする動作を行なっていて、このｎ進カウンタ
３３によって分周された信号Ｓ、を出力端子Ｑｃから取
り出して識別再生クロックとして用いている。
示す回路が知られている。この回路は、Ｄフリップフロ
ップ３０及びナンド回路３１から成る微分パルス発生回
路３２とｎ進カウンタ３３とで構成されていて、Ｄフリ
ップフロップ３０及びｎ進カウンタ３３の各入力端子に
原発振クロック信号Ｓ１が与えられる。また、伝送路信
号ｓ２がナンド回路３１及びＤフリップフロップ３０の
データ入力端子にそれぞれ与えられると共に、Ｄフリッ
プフロップ３０の可信号Ｓ、がナンド回路３１に与えら
れる。そして、ナンド回路３１から出力される信号Ｓ４
がリセット信号として、ｎ進カウンタ３３のクリヤ端子
に与えられる。ｎ進カウンタ３３はリセット信号Ｓ４が
与えられるごとに原発振クロック信号Ｓ、のカウント値
をリセットする動作を行なっていて、このｎ進カウンタ
３３によって分周された信号Ｓ、を出力端子Ｑｃから取
り出して識別再生クロックとして用いている。
原発振クロック信号Ｓ、の周波数を繰り返し周波数ｆ０
の８倍にした場合の各部の動作波形を第４図（Ａ）〜（
Ｇ）の波形図に示す。なお、第４図の（Ｅ）及び（Ｆ）
はｎ進カウンタ３３のＱ、端子の出力信号及びＱｂ端子
の出力信号をそれぞれ示している。
の８倍にした場合の各部の動作波形を第４図（Ａ）〜（
Ｇ）の波形図に示す。なお、第４図の（Ｅ）及び（Ｆ）
はｎ進カウンタ３３のＱ、端子の出力信号及びＱｂ端子
の出力信号をそれぞれ示している。
第３図の従来の識別再生クロック発生回路は、原発振ク
ロック信号Ｓ、をｎ進カウンタ３３で分周して識別再生
クロックＳ、を形成しているので、原発振クロック信号
Ｓ、の周波数を基本繰り返し周波数ｆ０のｎ倍にする必
要があった。このため、伝送速度が大きくて基本繰り返
し周波数ｆ０が高い場合には、原発振クロック信号Ｓ、
の周波数が非常に高くなってしまう。
ロック信号Ｓ、をｎ進カウンタ３３で分周して識別再生
クロックＳ、を形成しているので、原発振クロック信号
Ｓ、の周波数を基本繰り返し周波数ｆ０のｎ倍にする必
要があった。このため、伝送速度が大きくて基本繰り返
し周波数ｆ０が高い場合には、原発振クロック信号Ｓ、
の周波数が非常に高くなってしまう。
一方、ｎ進カウンタ３３等の回路は応答速度に限界があ
るので、原発振クロック信号Ｓ、の周波数ｎｆｏが成る
程度以上に高（なると正常に動作しなくなる。したがっ
て、識別再生クロック発生回路によって伝送速度の限界
が決まってしまい、高速伝送を可能にする回路を実現す
るための妨げとなっていた。
るので、原発振クロック信号Ｓ、の周波数ｎｆｏが成る
程度以上に高（なると正常に動作しなくなる。したがっ
て、識別再生クロック発生回路によって伝送速度の限界
が決まってしまい、高速伝送を可能にする回路を実現す
るための妨げとなっていた。
本発明は上述の問題点にかんがみ、低周波の原発振クロ
ック信号で識別再生クロックを発生させることができる
ようにすることを目的とする。
ック信号で識別再生クロックを発生させることができる
ようにすることを目的とする。
本発明の識別再生クロック発生回路は、伝送路信号Ｓ２
のレベル変化点を検出し、上記レベル変化点に同期した
立上がりエツジまたは立下がりエツジを有する信号Ｓｂ
を出力する変化点検出回路１と、上記伝送路信号ｓ２の
周波数に対応する基本繰り返し周波数で発生されると共
に各相毎に所定の位相差を持たされている多相基準信号
（φ。
のレベル変化点を検出し、上記レベル変化点に同期した
立上がりエツジまたは立下がりエツジを有する信号Ｓｂ
を出力する変化点検出回路１と、上記伝送路信号ｓ２の
周波数に対応する基本繰り返し周波数で発生されると共
に各相毎に所定の位相差を持たされている多相基準信号
（φ。
〜φ４）と上記伝送路信号ｓ２との位相関係を上記変化
点検出回路１から出力される上記信号Ｓ。
点検出回路１から出力される上記信号Ｓ。
に基いて描出する位相描出回路２と、上記位相描出回路
２から出力される位相検出信号Ｐ１〜Ｐ４に基いて上記
多相基準信号φ、〜φ４の内の１つを選択し、選択した
相の基準信号を識別再生クロックＳ、として出力するク
ロック選択回路３とを具備している。
２から出力される位相検出信号Ｐ１〜Ｐ４に基いて上記
多相基準信号φ、〜φ４の内の１つを選択し、選択した
相の基準信号を識別再生クロックＳ、として出力するク
ロック選択回路３とを具備している。
伝送路信号Ｓ２の位相情報を描出し、位相情報に基く信
号選択によって識別再生クロックを発生させる。したが
って、識別再生クロックのもとになる被選択クロック信
号の周波数は基本繰り返し周波数でよい。識別再生クロ
ックの位相は、被選択クロック信号の位相の設定を変え
ることによって自由に変えることができ、最適な位相の
識別再生クロックを発生させることができる。
号選択によって識別再生クロックを発生させる。したが
って、識別再生クロックのもとになる被選択クロック信
号の周波数は基本繰り返し周波数でよい。識別再生クロ
ックの位相は、被選択クロック信号の位相の設定を変え
ることによって自由に変えることができ、最適な位相の
識別再生クロックを発生させることができる。
第１図は本発明の一実施例を示す識別再生クロック発生
回路の構成図、第２図は各部の動作波形図である。
回路の構成図、第２図は各部の動作波形図である。
実施例の識別再生クロック発生回路は変化点検出回路１
、位相検出回路２及びクロック選択回路３によって構成
されている。変化点検出回路１はＤフリップフロップ４
及び排他的論理和回路５で構成され、Ｄフリップフロッ
プ４のデータ入力端子及び排他的論理和回路５に伝送路
信号Ｓ２がそれぞれ与えられる。
、位相検出回路２及びクロック選択回路３によって構成
されている。変化点検出回路１はＤフリップフロップ４
及び排他的論理和回路５で構成され、Ｄフリップフロッ
プ４のデータ入力端子及び排他的論理和回路５に伝送路
信号Ｓ２がそれぞれ与えられる。
フリップフロップ４のクロック入力端子Ｇこ番よりロッ
ク選択回路３から出力される識別再生クロ・νりＳ、が
与えられ、そのＱ端子出力が排他的論理和回路５に与え
られる。したがって、第２図Ｅ及びＦに示すような波形
の伝送路信号Ｓ２と識別再生クロックＳ、とが与えられ
た場合、第２図Ｇに示すように伝送路信号Ｓ２の高低レ
ベルが変化する毎に高レベルに立上がる変化点検出信号
Ｓ６が排他的論理和回路５か′ら出力される。
ク選択回路３から出力される識別再生クロ・νりＳ、が
与えられ、そのＱ端子出力が排他的論理和回路５に与え
られる。したがって、第２図Ｅ及びＦに示すような波形
の伝送路信号Ｓ２と識別再生クロックＳ、とが与えられ
た場合、第２図Ｇに示すように伝送路信号Ｓ２の高低レ
ベルが変化する毎に高レベルに立上がる変化点検出信号
Ｓ６が排他的論理和回路５か′ら出力される。
この変化点検出信号Ｓ、は位相描出回路２に与えられ、
第１〜第４のＤフリ・ノブフロ、ノブ６ａ〜６ｄのクロ
ック入力端子に加えられる。各フリ・ノブフロップ６ａ
〜６ｄのデータ入力端子Ｄ１〜Ｄ４に４相基準信号の１
相φ１〜４相φ、がそれぞれ加えられている。第１相φ
１に対する各相φ２、ψ３、φ４の位相関係を第２図に
示すようにそれぞれ９０” １８０°、２７００遅れ
とすると、伝送路信号Ｓ２の位相に対応して表１のＱ、
〜Ｑ４に示すような位相情報がフリップフロンプロａ〜
６ｄの各出力端子Ｑ１〜Ｑ４から得られる。なお、第２
図は伝送路信号の位相が基準信号の１相φに対して９０
°〜１８０”の範囲で遅れている場合を示している。
第１〜第４のＤフリ・ノブフロ、ノブ６ａ〜６ｄのクロ
ック入力端子に加えられる。各フリ・ノブフロップ６ａ
〜６ｄのデータ入力端子Ｄ１〜Ｄ４に４相基準信号の１
相φ１〜４相φ、がそれぞれ加えられている。第１相φ
１に対する各相φ２、ψ３、φ４の位相関係を第２図に
示すようにそれぞれ９０” １８０°、２７００遅れ
とすると、伝送路信号Ｓ２の位相に対応して表１のＱ、
〜Ｑ４に示すような位相情報がフリップフロンプロａ〜
６ｄの各出力端子Ｑ１〜Ｑ４から得られる。なお、第２
図は伝送路信号の位相が基準信号の１相φに対して９０
°〜１８０”の範囲で遅れている場合を示している。
表１ 位相情報
各出力端子Ｑ、〜Ｑ４から出力される信号と、これらの
信号を反転させた信号とをアンド回路７ａ〜７ｄに与え
る。アンド回路７ａ〜７ｄからそれぞれ出力される位相
検出信号をＰ１〜Ｐ４とした場合、実施例では第１図に
示すように、ＰＬ１＝Ｑ、ｌ＋Ｑ□１ ・−・・−−（
１）となるように、各フリップフロップ６ａ〜６ｄの出
力をアンド回路７ａ〜７ｄに与える。なお、（１）式に
おいてｎ＝１〜４、Ｑｓ ＝ＱＩである。
信号を反転させた信号とをアンド回路７ａ〜７ｄに与え
る。アンド回路７ａ〜７ｄからそれぞれ出力される位相
検出信号をＰ１〜Ｐ４とした場合、実施例では第１図に
示すように、ＰＬ１＝Ｑ、ｌ＋Ｑ□１ ・−・・−−（
１）となるように、各フリップフロップ６ａ〜６ｄの出
力をアンド回路７ａ〜７ｄに与える。なお、（１）式に
おいてｎ＝１〜４、Ｑｓ ＝ＱＩである。
このようにして得られた位相検出信号Ｐ１〜Ｐ４は、表
１のＰ、〜Ｐ４に示すような位相情報を有している。即
ち５、第２図のｔ点では、Ｑ、＝１、Ｑ２＝１、Ｑ３＝
０、Ｑ４−〇なので、Ｐ、−０、Ｐ２＝１、Ｐ３−０、
Ｐ４＝０となり、Ｐｇだけが高レベルとなる。
１のＰ、〜Ｐ４に示すような位相情報を有している。即
ち５、第２図のｔ点では、Ｑ、＝１、Ｑ２＝１、Ｑ３＝
０、Ｑ４−〇なので、Ｐ、−０、Ｐ２＝１、Ｐ３−０、
Ｐ４＝０となり、Ｐｇだけが高レベルとなる。
各アンド回路７ａ〜７ｄからそれぞれ出力された位相検
出信号Ｐ、〜Ｐ４はクロ・ツク選択回路３に供給される
。クロック選択回路３は４個のナンド回路１０ａ〜１０
ｄと、各ナンド回路１０ａ〜１０ｄの出力が加えられる
オア回路１１とによって構成され、位相描出回路２から
与えられる位相情報に基いてクロック信号が選択される
。
出信号Ｐ、〜Ｐ４はクロ・ツク選択回路３に供給される
。クロック選択回路３は４個のナンド回路１０ａ〜１０
ｄと、各ナンド回路１０ａ〜１０ｄの出力が加えられる
オア回路１１とによって構成され、位相描出回路２から
与えられる位相情報に基いてクロック信号が選択される
。
即ち、フリップフロップ６ａ〜６ｄに与えられているの
と同じ４相の基準クロック信号φ１〜φ４が、位相描出
回路２から出力される各位相検出信号Ｐ１〜Ｐ、と共に
ナンド回路１０ａ〜１０ｄに加えられる。実施例ではナ
ンド回路１０ａにφ３とＰｌ、ナンド回路１０ｂにφ４
とＰＺ、ナンド回路１０ｃにφ１とＰ３、ナンド回路１
０ｄにφ２とＰ４がそれぞれ加えられる。
と同じ４相の基準クロック信号φ１〜φ４が、位相描出
回路２から出力される各位相検出信号Ｐ１〜Ｐ、と共に
ナンド回路１０ａ〜１０ｄに加えられる。実施例ではナ
ンド回路１０ａにφ３とＰｌ、ナンド回路１０ｂにφ４
とＰＺ、ナンド回路１０ｃにφ１とＰ３、ナンド回路１
０ｄにφ２とＰ４がそれぞれ加えられる。
上述したように、実施例では位相検出信号Ｐ２だけが高
レベルとなっているので、この信号Ｐ２と一緒にナンド
回路１０ｂに加えられている基準信号φ４が最適位相の
識別再生クロック信号Ｓ。
レベルとなっているので、この信号Ｐ２と一緒にナンド
回路１０ｂに加えられている基準信号φ４が最適位相の
識別再生クロック信号Ｓ。
として選択され、オア回路１１から出力される。
このように位相情報に暴く信号選択によって識別再生ク
ロックを発生させるので、原発振クロックとして位相差
を持たせた基本繰返し周波数の信号を用いることができ
る。即ち、従来の分周方式で発生させる場合と比較して
原発振クロック信号の周波数を大幅に下げることができ
る。したがって、高周波の識別再生クロックを発生させ
ることが可能となり、高速伝送回路を実現できる。
ロックを発生させるので、原発振クロックとして位相差
を持たせた基本繰返し周波数の信号を用いることができ
る。即ち、従来の分周方式で発生させる場合と比較して
原発振クロック信号の周波数を大幅に下げることができ
る。したがって、高周波の識別再生クロックを発生させ
ることが可能となり、高速伝送回路を実現できる。
なお、本実施例では被選択クロックとして４相の基準信
号φ、〜φ４を用いると共に、識別再生クロックＳ、の
位相を伝送路信号Ｓ？に対して９０″〜１８０″′遅れ
の範囲に設定したが、選択されるクロック信号の設定を
変えることによって、識別再生クロックの位相を自由に
変えることができる。また、基準信号は必ずしも４相で
なくともよい。また、伝送路信号Ｓ２の高低レベルが変
化する毎に低レベルに立下がる変化点検出信号を出力す
るように変化点検出回路を構成してもよい。
号φ、〜φ４を用いると共に、識別再生クロックＳ、の
位相を伝送路信号Ｓ？に対して９０″〜１８０″′遅れ
の範囲に設定したが、選択されるクロック信号の設定を
変えることによって、識別再生クロックの位相を自由に
変えることができる。また、基準信号は必ずしも４相で
なくともよい。また、伝送路信号Ｓ２の高低レベルが変
化する毎に低レベルに立下がる変化点検出信号を出力す
るように変化点検出回路を構成してもよい。
本発明は上述したように、位相差を持たせた多相基準信
号の位相と伝送路信号の位相との相対的な位相関係を検
出し、検出した位相情報に基いて上記多相基準信号の丙
の１つを選択することによって識別再生クロックを発生
させるようにしたので、基準繰返し周波数と同じ周波数
の原発振クロック信号で識別再生クロックを発生させる
ことができる。したがって、高い周波数の識別再生クロ
ックを発生させることが可能となり、光通信システム等
に用いて高速伝送回路の実現を可能にする。
号の位相と伝送路信号の位相との相対的な位相関係を検
出し、検出した位相情報に基いて上記多相基準信号の丙
の１つを選択することによって識別再生クロックを発生
させるようにしたので、基準繰返し周波数と同じ周波数
の原発振クロック信号で識別再生クロックを発生させる
ことができる。したがって、高い周波数の識別再生クロ
ックを発生させることが可能となり、光通信システム等
に用いて高速伝送回路の実現を可能にする。
第１図は本発明の一実施例を示す識別再生クロック発生
回路の構成図、第２図は第１図の各部の動作波形図、第
３図は従来の識別再生クロック発生回路の構成図、第４
図は第３図の各部の動作波形図である。 なお図面に用いた符号において、 １−−−−−・−・・・・−・−・−・変化点検出回路
２−・・−・−・・・−・−・位相描出回路３−・−・
・−・・・・・・・−・・クロック選択回路４”−°“
°゛°゛°”゛°°°−°フリップフロップ５−・・・
−・・・・−・−−−一−−排他的論理和回路６ａ〜６
ｄ・−・・・−・−・−フリップフロップ７ａ〜７ｄ・
−・・〜・〜・・アンド回路１０ａ〜１０ｂ・・・ナン
ド回路 １１−・−・−−−ｍ−・・・−、オア回路Ｓ、−・
・・−・−・変化点検出信号Ｓ、・−・−・−−−−
−−−−・−識別再生クロックｓ ｚ’−−・・
・・伝送路信号Ｐ１〜ｐ 、−−−−一・−・−位相検
出信号φ１〜φ４−・−基準信号 である。
回路の構成図、第２図は第１図の各部の動作波形図、第
３図は従来の識別再生クロック発生回路の構成図、第４
図は第３図の各部の動作波形図である。 なお図面に用いた符号において、 １−−−−−・−・・・・−・−・−・変化点検出回路
２−・・−・−・・・−・−・位相描出回路３−・−・
・−・・・・・・・−・・クロック選択回路４”−°“
°゛°゛°”゛°°°−°フリップフロップ５−・・・
−・・・・−・−−−一−−排他的論理和回路６ａ〜６
ｄ・−・・・−・−・−フリップフロップ７ａ〜７ｄ・
−・・〜・〜・・アンド回路１０ａ〜１０ｂ・・・ナン
ド回路 １１−・−・−−−ｍ−・・・−、オア回路Ｓ、−・
・・−・−・変化点検出信号Ｓ、・−・−・−−−−
−−−−・−識別再生クロックｓ ｚ’−−・・
・・伝送路信号Ｐ１〜ｐ 、−−−−一・−・−位相検
出信号φ１〜φ４−・−基準信号 である。
Claims (1)
- 【特許請求の範囲】 伝送路信号のレベル変化点を検出し、上記レベル変化点
に同期した立上がりエッジまたは立下がりエッジを有す
る信号を出力する変化点検出回路と、 上記伝送路信号の周波数に対応する基本繰り返し周波数
で発生されると共に各相毎に所定の位相差を持たされて
いる多相基準信号と上記伝送路信号との位相関係を上記
変化点検出回路から出力される上記信号に基いて描出す
る位相描出回路と、上記位相描出回路から出力される位
相検出信号に基いて上記多相基準信号の内の１つを選択
し、選択した相の基準信号を識別再生クロックとして出
力するクロック選択回路とを具備する識別再生クロック
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325549A JPH02170738A (ja) | 1988-12-23 | 1988-12-23 | 識別再生クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325549A JPH02170738A (ja) | 1988-12-23 | 1988-12-23 | 識別再生クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170738A true JPH02170738A (ja) | 1990-07-02 |
Family
ID=18178132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325549A Pending JPH02170738A (ja) | 1988-12-23 | 1988-12-23 | 識別再生クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202952A (ja) * | 1993-12-11 | 1995-08-04 | Electron & Telecommun Res Inst | 高速データ伝送におけるデジタルデータリタイミング装置 |
-
1988
- 1988-12-23 JP JP63325549A patent/JPH02170738A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202952A (ja) * | 1993-12-11 | 1995-08-04 | Electron & Telecommun Res Inst | 高速データ伝送におけるデジタルデータリタイミング装置 |
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