JPS59205823A - 半導体回路 - Google Patents
半導体回路Info
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- JPS59205823A JPS59205823A JP58080363A JP8036383A JPS59205823A JP S59205823 A JPS59205823 A JP S59205823A JP 58080363 A JP58080363 A JP 58080363A JP 8036383 A JP8036383 A JP 8036383A JP S59205823 A JPS59205823 A JP S59205823A
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- JP
- Japan
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- depletion
- electrode
- series
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- Pending
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- 239000000758 substrate Substances 0.000 claims description 6
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
- H03K19/09487—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using only depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体回路に関し、特にディプリーション型ノ
絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ−Ｆ
ＥＴと称す）で構成された分圧回路に関するものである
。
絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ−Ｆ
ＥＴと称す）で構成された分圧回路に関するものである
。
従来ＭＯ８集積回路等で用いられる高抵抗を有する分圧
抵抗はイオン注入によシ型成されていたが、このイオン
注入による抵抗で高抵抗を得ようとすると、大面積を有
しさらにその抵抗値が空乏層の伸びに依存する為、出力
電圧に依存する等の欠点があった。
抵抗はイオン注入によシ型成されていたが、このイオン
注入による抵抗で高抵抗を得ようとすると、大面積を有
しさらにその抵抗値が空乏層の伸びに依存する為、出力
電圧に依存する等の欠点があった。
本発明の特徴は、同一基板上で複数個直列に接続された
各々のディプリーション型ＭＯ８−ＰＥＴのゲート電極
及びバックゲ−１・電極を各々のディプリーション型Ｍ
Ｏ８−ＰＥＴのソース電極に接続することによシ構成さ
れた直列回路を、第−及び第二の電圧供給端子間に接続
し、前記直列回路の各接続点を各々の出力端子に接続し
て構成され、ディプリーション型ＭＯ８−ＦＥＴのしき
い値電圧：ＶＴＤＫ比へて、各々のディブリーシコン型
ＭＯＳ −ＦＥＴのドレイン電極とソース電極間にかか
る電圧’ ＶＤＳを２で割ったものが十分小さくなるよ
うに、前記ディプリーション型ＭＯ８・ＦＥＴのしきい
値電圧及びＶＤＳを設定することにある。
各々のディプリーション型ＭＯ８−ＰＥＴのゲート電極
及びバックゲ−１・電極を各々のディプリーション型Ｍ
Ｏ８−ＰＥＴのソース電極に接続することによシ構成さ
れた直列回路を、第−及び第二の電圧供給端子間に接続
し、前記直列回路の各接続点を各々の出力端子に接続し
て構成され、ディプリーション型ＭＯ８−ＦＥＴのしき
い値電圧：ＶＴＤＫ比へて、各々のディブリーシコン型
ＭＯＳ −ＦＥＴのドレイン電極とソース電極間にかか
る電圧’ ＶＤＳを２で割ったものが十分小さくなるよ
うに、前記ディプリーション型ＭＯ８・ＦＥＴのしきい
値電圧及びＶＤＳを設定することにある。
そして本発明に依れば、小さい占有面積でかつ出力電圧
にほとんど依存せず、しかも同一基板上でディプリーシ
ョン型ＭＯ８−ＦＥＴを使用していれば、抵抗を作る為
のイオン注入等の工程を追加することなしに分圧抵抗を
構成できる。
にほとんど依存せず、しかも同一基板上でディプリーシ
ョン型ＭＯ８−ＦＥＴを使用していれば、抵抗を作る為
のイオン注入等の工程を追加することなしに分圧抵抗を
構成できる。
以下本発明に依る一実施例を第一図に示し、詳細に説明
する。第１図における一実施例は、３個直列に接続され
たディプリーション型ＮチャンネルＭＯ８−ＦＥＴＱ□
、Ｑ２Ｑ３の各にのゲート電極及びバックゲート電極を
各々のＭＯＳ ＦＥＴのソース電極に接続することによ
り構成された直列回路を、電圧電源端子〜接地電極間に
接続し、直列回路の各接続点に出力端子１及び２を接続
して構成されている。
する。第１図における一実施例は、３個直列に接続され
たディプリーション型ＮチャンネルＭＯ８−ＦＥＴＱ□
、Ｑ２Ｑ３の各にのゲート電極及びバックゲート電極を
各々のＭＯＳ ＦＥＴのソース電極に接続することによ
り構成された直列回路を、電圧電源端子〜接地電極間に
接続し、直列回路の各接続点に出力端子１及び２を接続
して構成されている。
ここでバックゲート電極とソース電極が接続されたディ
プリーション型ＭＯＢ・ＦＥＴ０三極管領域での電圧〜
電流特性は次式で与えられる。
プリーション型ＭＯＢ・ＦＥＴ０三極管領域での電圧〜
電流特性は次式で与えられる。
■。＝βＸ （ＶＴＤ （ＶＤＳ／ ２） ） ＸＶ
Ｄ８ （１１β＝Ｗ−５０５・μ。
Ｄ８ （１１β＝Ｗ−５０５・μ。
Ｌ ｔｏｘ
Ｗ：テヤンネル幅、Ｌ：チャンネル長。
εｏｘ’酸化膜の比誘電率。
ε０ ：真空中での誘電率。
ｔｏｘ ’酸化膜厚、μ：移動度。
（１）式でＶＴＤ ）（ＶＤＳ／ ２） となるよう
な条件に設定すれは、（１）式は次式のように書き換え
られる。
な条件に設定すれは、（１）式は次式のように書き換え
られる。
ＩＤ＝（β×ＶＴＤ）ＸＶＤｓ（２）
（２）式において、ＩＤはＶＤＳに比例しておシその比
例件数が（β×ｖＴＤ）でありその逆数１／（β×ＶＴ
Ｄ）がオームの法則の抵抗に相当する。ここで各ディプ
リーション型Ｍ Ｏ８−Ｆ Ｅ Ｔ Ｑｌ 、 Ｑ２
。
例件数が（β×ｖＴＤ）でありその逆数１／（β×ＶＴ
Ｄ）がオームの法則の抵抗に相当する。ここで各ディプ
リーション型Ｍ Ｏ８−Ｆ Ｅ Ｔ Ｑｌ 、 Ｑ２
。
Ｑ３が同一基板上に形成されたものであるので、ＶＴＤ
ＩεＯＸ＋ ”ＯＸ＋μはＱ□、Ｑ２．Ｑ３共はぼ等し
く、その抵抗値は（Ｌ ／Ｗ）のみに比例し、従って各
ディプリーション型ＭＯ８−ＦＥＴにかかる電圧も（Ｌ
／Ｗ）の比だけに比例する、故に第１図において次式が
成立する。
ＩεＯＸ＋ ”ＯＸ＋μはＱ□、Ｑ２．Ｑ３共はぼ等し
く、その抵抗値は（Ｌ ／Ｗ）のみに比例し、従って各
ディプリーション型ＭＯ８−ＦＥＴにかかる電圧も（Ｌ
／Ｗ）の比だけに比例する、故に第１図において次式が
成立する。
■１：■２：ｖ３
−（Ｌ１／Ｗ□） ： （Ｌ２／Ｗ２ ） ： （Ｌ３
／Ｗ：１ ） （３）（３）式で（Ｌ□／Ｗｌ ）
、 （Ｌ２／Ｗ２） 、 （Ｌ３／Ｗａ）はそれぞれＱ
□＋ Ｑ２ ＋ Ｑａの（チャンネル長／チャンネル副
）である。
／Ｗ：１ ） （３）（３）式で（Ｌ□／Ｗｌ ）
、 （Ｌ２／Ｗ２） 、 （Ｌ３／Ｗａ）はそれぞれＱ
□＋ Ｑ２ ＋ Ｑａの（チャンネル長／チャンネル副
）である。
（３）式で示したように、各ディプリーション型ＭＯ８
−ＦＥＴのドレイン電極〜ソース電極間にかかる電圧は
各ディプリーション型ＭＯ８−ＦＥＴの（Ｌ／Ｗ）のみ
に比例し、その電圧には依存せず容易に分割抵抗を構成
することができる。さら拠抵抗体としてＭ（Ｊ８−ＦＥ
Ｔを使用している為、比較的小さい占有面積で高抵抗が
得られると共に、同一基板上でディフリーシランＷＭＯ
８−ＦＥＴが使用でれているならば、抵抗を形成する為
にイオン注入工程をさらに追加す不必要もない。
−ＦＥＴのドレイン電極〜ソース電極間にかかる電圧は
各ディプリーション型ＭＯ８−ＦＥＴの（Ｌ／Ｗ）のみ
に比例し、その電圧には依存せず容易に分割抵抗を構成
することができる。さら拠抵抗体としてＭ（Ｊ８−ＦＥ
Ｔを使用している為、比較的小さい占有面積で高抵抗が
得られると共に、同一基板上でディフリーシランＷＭＯ
８−ＦＥＴが使用でれているならば、抵抗を形成する為
にイオン注入工程をさらに追加す不必要もない。
以上に述べたように、本発明に依れば小さい占有面積で
かつ出力電圧にほとんど依存せず、しかも同一基板上で
ティプリーツ１ン型ＭＯ８’−’ＦＥＴを使用していれ
ば、抵抗を作る為のイオン注入等の工程を追加する必要
のない分圧抵抗を構成することができる。
かつ出力電圧にほとんど依存せず、しかも同一基板上で
ティプリーツ１ン型ＭＯ８’−’ＦＥＴを使用していれ
ば、抵抗を作る為のイオン注入等の工程を追加する必要
のない分圧抵抗を構成することができる。
第１図は本発明の一実施例による分圧回路を示す図であ
る。 なお図において、Ｑ□＋ Ｑ２ ｒ Ｑａ・・・・・・
Ｎチャンネル・ディプＩＪ−ショア型ＭＯ８−ＦＥＴ、
ｖＤＤ・・・・・・電毘供給端子、である。
る。 なお図において、Ｑ□＋ Ｑ２ ｒ Ｑａ・・・・・・
Ｎチャンネル・ディプＩＪ−ショア型ＭＯ８−ＦＥＴ、
ｖＤＤ・・・・・・電毘供給端子、である。
Claims (1)
- 同一基板上に形成され、複数個直列に接続された各々の
ディプリーション型トランジスタのゲート電極及びバッ
クゲート電極を、前記複数個直列に接続された各々のデ
ィプリーション型トランジスタのソース電極に接続する
ことにより構成された直列回路を第−及び第二の電圧供
給端子間に接続し、前記直列回路の各接続点を各々の出
力端子に接続して構成され、前記複数個直列に接続され
た各々のティプリージョン型トランジスタのドレイン電
極とソース電極間に印加されている電圧の１／２の値が
、前記ディ７”リージョン型トランジスタのしきい値電
圧に比べ不十分小さくなるような条件で動作させること
を特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080363A JPS59205823A (ja) | 1983-05-09 | 1983-05-09 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080363A JPS59205823A (ja) | 1983-05-09 | 1983-05-09 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59205823A true JPS59205823A (ja) | 1984-11-21 |
Family
ID=13716172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080363A Pending JPS59205823A (ja) | 1983-05-09 | 1983-05-09 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59205823A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4878884A (ja) * | 1972-01-22 | 1973-10-23 | ||
| JPS5672530A (en) * | 1979-11-19 | 1981-06-16 | Nec Corp | Semiconductor circuit |
-
1983
- 1983-05-09 JP JP58080363A patent/JPS59205823A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4878884A (ja) * | 1972-01-22 | 1973-10-23 | ||
| JPS5672530A (en) * | 1979-11-19 | 1981-06-16 | Nec Corp | Semiconductor circuit |
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