JPS59208626A - サウンドジエネレ−タ・インタ−フエ−ス回路 - Google Patents
サウンドジエネレ−タ・インタ−フエ−ス回路Info
- Publication number
- JPS59208626A JPS59208626A JP58083065A JP8306583A JPS59208626A JP S59208626 A JPS59208626 A JP S59208626A JP 58083065 A JP58083065 A JP 58083065A JP 8306583 A JP8306583 A JP 8306583A JP S59208626 A JPS59208626 A JP S59208626A
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- JP
- Japan
- Prior art keywords
- circuit
- terminal
- sound generator
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は中央処理装置とサウンドジェネレータとを結合
させるためのサウンドジェネレータ・インターフェース
回路に関する。
させるためのサウンドジェネレータ・インターフェース
回路に関する。
従来、この種のインターフェース回路はりＣツク等で同
期を取る中央処理装置（以下ＣＰＵと記す）とのインタ
ーフェースではデータが書込まれている間、外部データ
全保持できない、又ＣＰＵ會長特長時間ウェイト状態る
という欠点があった。
期を取る中央処理装置（以下ＣＰＵと記す）とのインタ
ーフェースではデータが書込まれている間、外部データ
全保持できない、又ＣＰＵ會長特長時間ウェイト状態る
という欠点があった。
本発明の目的は、上記欠点を除去し、データが書込まれ
ている間外部データを保持でき、ＣＰＵｔ長時間ウェイ
ト状態にしないサウンドジェネレータ・インターフェー
ス回路を提供することにある。
ている間外部データを保持でき、ＣＰＵｔ長時間ウェイ
ト状態にしないサウンドジェネレータ・インターフェー
ス回路を提供することにある。
本発明のサウンドジェネレータ・インターフェース回路
は、中央処理装置から出力される■／。
は、中央処理装置から出力される■／。
要求信号とライトストローブ信号を入力とする第１のオ
ア回路と、該第１のオア回路の出力を入力とじライト信
号を出力するロウレベル・パルス幅縮小回路と、前記中
央処理装置から出力されるアドレス群信号全入力とじア
ドレスを解読するアドレスデコーダと、該アドレスデコ
ーダの出方と前記ロウレベル・パルス幅縮小回路の出力
との論理和をとる第２のオア回路と、サウンドジェネレ
ータのレディ信号を一方の入力とじ前記第２のオア回路
の出力を他力の入力とじて両者の論理積全前記サウンド
ジェネレータのチップイネーブル端子に入力するアンド
回路と、前記中央処理装置から出力されるデータ群信号
を人力し前記アンド回路の出力を制御信号として入力し
前記サウンドジェネレータへデータ群信号を出方するラ
ッチ回路と、前記中央処理装置のりＣ１ツクを前記サウ
ンドジェネレータのクロック入力端子に接続する配線と
を含んで構成される。
ア回路と、該第１のオア回路の出力を入力とじライト信
号を出力するロウレベル・パルス幅縮小回路と、前記中
央処理装置から出力されるアドレス群信号全入力とじア
ドレスを解読するアドレスデコーダと、該アドレスデコ
ーダの出方と前記ロウレベル・パルス幅縮小回路の出力
との論理和をとる第２のオア回路と、サウンドジェネレ
ータのレディ信号を一方の入力とじ前記第２のオア回路
の出力を他力の入力とじて両者の論理積全前記サウンド
ジェネレータのチップイネーブル端子に入力するアンド
回路と、前記中央処理装置から出力されるデータ群信号
を人力し前記アンド回路の出力を制御信号として入力し
前記サウンドジェネレータへデータ群信号を出方するラ
ッチ回路と、前記中央処理装置のりＣ１ツクを前記サウ
ンドジェネレータのクロック入力端子に接続する配線と
を含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例のブロック図である。
この実施例は、ＣＰＵ（中央処理装置１）から出力され
る■１０要求信号亡とライトストｏ−ブ信号ＷＲ全入力
とする第１のオア回路２と、この第１のオア回路２の田
カを入力としライト信号１０Ｗを出力するロウレベル・
パルス幅ｍ、Ｊ１回ｕ３と、ＣＰＵＩから出力されるア
ドレス群信号ＡＢｘを人力としアドレスを解読するアド
レスデコーダ６と、このアドレスデコーダ６の出力（負
のセレクト信号）ＡＢとロウレベル・パルス幅縮小回路
３の出力（ライト信号ｌ０Ｗ）との論理利金とる第２の
オア回路４と、サウンドジェネレータ８のレディ信号を
一方の人力とじ第２のオア回路４の出力ＩＯＷ＋ＡＢ
’ｔ−他万の入力として両者の論理＆’にサウンドジェ
ネレータ８のチップイネーブル端子ＣＥに入力する。ア
ンド回路５と、ＣＰＵＩから出力されるデータ群信号Ｄ
Ｂｙ’ｚ人力しアンド回路５の出力を制御信号としてイ
ネーブル端子に入力しサウンドジェネレータ８ヘデータ
群信号を出力するラッチ回路７と、ＣＰＵＩのクロック
φをサウンドジェネレータ８のクロック入力端子φ、Ｇ
に接続する配線とを含んで構成される。
る■１０要求信号亡とライトストｏ−ブ信号ＷＲ全入力
とする第１のオア回路２と、この第１のオア回路２の田
カを入力としライト信号１０Ｗを出力するロウレベル・
パルス幅ｍ、Ｊ１回ｕ３と、ＣＰＵＩから出力されるア
ドレス群信号ＡＢｘを人力としアドレスを解読するアド
レスデコーダ６と、このアドレスデコーダ６の出力（負
のセレクト信号）ＡＢとロウレベル・パルス幅縮小回路
３の出力（ライト信号ｌ０Ｗ）との論理利金とる第２の
オア回路４と、サウンドジェネレータ８のレディ信号を
一方の人力とじ第２のオア回路４の出力ＩＯＷ＋ＡＢ
’ｔ−他万の入力として両者の論理＆’にサウンドジェ
ネレータ８のチップイネーブル端子ＣＥに入力する。ア
ンド回路５と、ＣＰＵＩから出力されるデータ群信号Ｄ
Ｂｙ’ｚ人力しアンド回路５の出力を制御信号としてイ
ネーブル端子に入力しサウンドジェネレータ８ヘデータ
群信号を出力するラッチ回路７と、ＣＰＵＩのクロック
φをサウンドジェネレータ８のクロック入力端子φ、Ｇ
に接続する配線とを含んで構成される。
次に、この実施例の動作について説明する。
第２図は第１図に示す実施例の動作のタイミング図であ
る。
る。
ＣＰＵＩからクロックφがサウンドジェネレータ８の端
子φＳＧに送られている。ＣＰＵＩからの■／。
子φＳＧに送られている。ＣＰＵＩからの■／。
芒れると第１のオア回路２で両者の論理和がとられる。
この論理和はロウレベル・パルス幅縮小回路３でパルス
幅が縮小されてライト信号ＩＯＷとして出力される。
幅が縮小されてライト信号ＩＯＷとして出力される。
ＣＰＵＩからのアドレス群信号ＡＢｘはアドレスデコー
ダ６で解読され負のセレクト信号ＡＢとして出力される
。第２のオア回路４はロウレベル・パルス幅縮小回路３
の出力ＩＯＷ とアドレスデコーダ６の出力ＡＢの論理
和ＩＯＷ＋ＡＢｔ−アンド回路５の一方の入力端子に入
力する。アンド回路５はサウンドジェネレータ８のレデ
ィ端子からの出力ＲＥＡＤＹ／ＷＥ’に他方の入力とし
てそれらの論理積金チップイネーブル信号ＣＥとして出
力し、この出力全サウンドジェネレータ８の端子ＣＥに
入力すると共にラッチ回路７の端子ＥＮＡＢＬＥにも入
力する。サウンドジェネレータの端子ＣＥは信号ＣＥを
検出し、端子ＲＥＡＤＹは信号ＣＥのネガティブエツジ
全検出し、任意の時間ロウレベルになり、端子Ｄｔにデ
ータが入力完了した時ハイレベルになる。ライトネーブ
ル信号ＷＥがロウレベルの時、端子Ｄｔに入力されるデ
ータ群ＤＢｙが有効となる。ラッチ回路７は、アンド回
路５からのチップイネーブル端子ＣＥを制御信号として
端子ＥＮＡＢＬＥに入力し、ＣＰＵＩのデータ群ＤＢｙ
’ｉサウンドジェネレータ８の端子Ｄｔに送る。ランチ
回路７は端子ＥＮＡＢＬＥがハイレベルの時人力と出力
は同じレベルになり、ロウｔ／ベルの時ロウレベルに変
化する前の人力レベルが出力芒れる。
ダ６で解読され負のセレクト信号ＡＢとして出力される
。第２のオア回路４はロウレベル・パルス幅縮小回路３
の出力ＩＯＷ とアドレスデコーダ６の出力ＡＢの論理
和ＩＯＷ＋ＡＢｔ−アンド回路５の一方の入力端子に入
力する。アンド回路５はサウンドジェネレータ８のレデ
ィ端子からの出力ＲＥＡＤＹ／ＷＥ’に他方の入力とし
てそれらの論理積金チップイネーブル信号ＣＥとして出
力し、この出力全サウンドジェネレータ８の端子ＣＥに
入力すると共にラッチ回路７の端子ＥＮＡＢＬＥにも入
力する。サウンドジェネレータの端子ＣＥは信号ＣＥを
検出し、端子ＲＥＡＤＹは信号ＣＥのネガティブエツジ
全検出し、任意の時間ロウレベルになり、端子Ｄｔにデ
ータが入力完了した時ハイレベルになる。ライトネーブ
ル信号ＷＥがロウレベルの時、端子Ｄｔに入力されるデ
ータ群ＤＢｙが有効となる。ラッチ回路７は、アンド回
路５からのチップイネーブル端子ＣＥを制御信号として
端子ＥＮＡＢＬＥに入力し、ＣＰＵＩのデータ群ＤＢｙ
’ｉサウンドジェネレータ８の端子Ｄｔに送る。ランチ
回路７は端子ＥＮＡＢＬＥがハイレベルの時人力と出力
は同じレベルになり、ロウｔ／ベルの時ロウレベルに変
化する前の人力レベルが出力芒れる。
以上のようにして、クロックφで同期を取るＣＰＵでデ
ータが書込まれている間、外部データを保持できる。こ
れにより、サウンドジェネレータに正常なデータ全供給
でき、また、ＣＰＵがウェイト状態のときはりフレッシ
ュ信号を出せないため、ＣＰＵｅ長時間ウェイト状態に
することをなくすことができる。
ータが書込まれている間、外部データを保持できる。こ
れにより、サウンドジェネレータに正常なデータ全供給
でき、また、ＣＰＵがウェイト状態のときはりフレッシ
ュ信号を出せないため、ＣＰＵｅ長時間ウェイト状態に
することをなくすことができる。
以上詳細に説明したように、本発明によれば、クロツク
で同期を取るＣＥ’Ｕでデータが書込まれている間外部
データ全保持できるため、サウンドジェネレータに正常
なデータを供給でき、又、ＣＰＵが長時間ウェイト状態
にならないサウンドジェネレータ・インターフェース回
路が得られるのでその効果は大きい。
で同期を取るＣＥ’Ｕでデータが書込まれている間外部
データ全保持できるため、サウンドジェネレータに正常
なデータを供給でき、又、ＣＰＵが長時間ウェイト状態
にならないサウンドジェネレータ・インターフェース回
路が得られるのでその効果は大きい。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す実施例の動作のタイミング図である。１・・・
・・ＣＰＵ（中央処理装置）、２・・・・第１のオア回
路、３・・・・・・ロウレベル・パルス幅縮小回路、４
・・・・・第２のオア回路、５・・・・・アンド回路、
６・・・・・・アドレスデコーダ、７・・・・・・ラッ
チ回路、８・・・・・サウンドジェネレータ。 ＃Ｉ ＱＪ
図に示す実施例の動作のタイミング図である。１・・・
・・ＣＰＵ（中央処理装置）、２・・・・第１のオア回
路、３・・・・・・ロウレベル・パルス幅縮小回路、４
・・・・・第２のオア回路、５・・・・・アンド回路、
６・・・・・・アドレスデコーダ、７・・・・・・ラッ
チ回路、８・・・・・サウンドジェネレータ。 ＃Ｉ ＱＪ
Claims (1)
- 中央処理装置から出力されるＩ／Ｑ要求信号とライトス
）ｏ−プ信号金入方とする第１のオア回路と、該第１の
オア回路の出方を入力とじライト信号を出力するロウレ
ベル・パルス幅縮小回路と、前記中央処理装置から出方
されるアドレス群信号金入力としアドレスを解読するア
ドレスデコーダと、該アドレスデコーダの出方と前記ロ
ウレベル会パルス幅縮小回路の出方との論理和をとる第
２のオア回路と、サウンドジェネレータのレディ信号を
一方の入力とし前記第２のオア回路の出力を他方の入力
として両者の論理積を前記サウンドジェネレータのチッ
プイネーブル端子に入力するアンド回路と、前記中央処
理装置から出方されるデータ群信号を人力し前記アンド
回路のめカを制御信号として入力し前記サウンドジェネ
レータへデータ群信号全出力するラッチ回路と、前記中
央処理装置のクロック全前記サウンドジェネレータのク
ロック入力端子に接続する配線とを含むことを特徴とす
るサウンドジェネレータ・インターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083065A JPS59208626A (ja) | 1983-05-12 | 1983-05-12 | サウンドジエネレ−タ・インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58083065A JPS59208626A (ja) | 1983-05-12 | 1983-05-12 | サウンドジエネレ−タ・インタ−フエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59208626A true JPS59208626A (ja) | 1984-11-27 |
| JPS646495B2 JPS646495B2 (ja) | 1989-02-03 |
Family
ID=13791776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58083065A Granted JPS59208626A (ja) | 1983-05-12 | 1983-05-12 | サウンドジエネレ−タ・インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208626A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191749A (en) * | 1981-05-20 | 1982-11-25 | Hitachi Ltd | Data transfer controller |
| JPS57212521A (en) * | 1981-06-24 | 1982-12-27 | Mitsubishi Electric Corp | Data output controlling circuit |
-
1983
- 1983-05-12 JP JP58083065A patent/JPS59208626A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191749A (en) * | 1981-05-20 | 1982-11-25 | Hitachi Ltd | Data transfer controller |
| JPS57212521A (en) * | 1981-06-24 | 1982-12-27 | Mitsubishi Electric Corp | Data output controlling circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS646495B2 (ja) | 1989-02-03 |
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