JPS60246464A - バツフア・メモリのデ−タ転送方式 - Google Patents
バツフア・メモリのデ−タ転送方式Info
- Publication number
- JPS60246464A JPS60246464A JP10242384A JP10242384A JPS60246464A JP S60246464 A JPS60246464 A JP S60246464A JP 10242384 A JP10242384 A JP 10242384A JP 10242384 A JP10242384 A JP 10242384A JP S60246464 A JPS60246464 A JP S60246464A
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- JP
- Japan
- Prior art keywords
- buffer memory
- address
- data
- data transfer
- mpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は１バツフア・メモリのデータ転送方式。
特に入出力ボートとバッファ・メモリとのデータの転送
をＭＰＵ内のレジスタを介さずに直接行うようにして、
データ転送処理時間を短縮したバッファ・メモリのデー
タ転送方式に関するものである。
をＭＰＵ内のレジスタを介さずに直接行うようにして、
データ転送処理時間を短縮したバッファ・メモリのデー
タ転送方式に関するものである。
従来、入出力ボートとバッファ・メモリとの間のデータ
転送をＭＰＵが行う場合、ＭＰＵが出すリード命令によ
りデータ・バスを介して一度当該ＭＰＵにデータを転送
し、さらにＭＰＵが出すライト命令によってＭＰＵに転
送されたデータをパン°ファ・メモリ又は出力ボートに
ライトしなければならず、２回分のバス・サイクルを要
していた。
転送をＭＰＵが行う場合、ＭＰＵが出すリード命令によ
りデータ・バスを介して一度当該ＭＰＵにデータを転送
し、さらにＭＰＵが出すライト命令によってＭＰＵに転
送されたデータをパン°ファ・メモリ又は出力ボートに
ライトしなければならず、２回分のバス・サイクルを要
していた。
第３図は従来の方式に係る回路構成を示している。この
従来の方式によるデータの転送は次の如（である。すな
わち本体９から入力ポート１にデータが転送され、その
データをＭＰＵがリードして、一旦当該ＭＰｔＪ２のレ
ジスタにロードする。
従来の方式によるデータの転送は次の如（である。すな
わち本体９から入力ポート１にデータが転送され、その
データをＭＰＵがリードして、一旦当該ＭＰｔＪ２のレ
ジスタにロードする。
このＭＰＬ１２のレジスタにストアされたデータをバッ
ファ・メモリ３の指定されたアドレス上に格納する。こ
のようなサイクルを繰り返して人力ボート１のデータを
バッファ・メモリ３へ順次転送していた。そして例えば
印字する場合等において。
ファ・メモリ３の指定されたアドレス上に格納する。こ
のようなサイクルを繰り返して人力ボート１のデータを
バッファ・メモリ３へ順次転送していた。そして例えば
印字する場合等において。
バッファ・メモリ３に格納されたデータを一旦ＭＰＵ２
のレジスタにロードし、このＭＰＵ２のレジスタにロー
ドされたデータを印字用ドライバにつながっている出力
ポート４に転送するというサイクルを繰り返し５データ
の転送を行っていた。
のレジスタにロードし、このＭＰＵ２のレジスタにロー
ドされたデータを印字用ドライバにつながっている出力
ポート４に転送するというサイクルを繰り返し５データ
の転送を行っていた。
このため前記説明した如くバッファ・メモリ３のデータ
転送にバス・サイクルを２回使っており。
転送にバス・サイクルを２回使っており。
データ転送が高速化されない欠点があった。
なお、第３図において符号５はＲＯＭ、６はトライステ
ートバスドライバ、７はデータ・バス。
ートバスドライバ、７はデータ・バス。
８はアドレス・バスを表わしている。
また第４図は従来のバッファ・メモリのアドレス・マツ
プの例が示されており、符号２４はバッファ・メモリ・
エリア、２５はプログラム・エリア、２６は未使用エリ
アを表わしている。
プの例が示されており、符号２４はバッファ・メモリ・
エリア、２５はプログラム・エリア、２６は未使用エリ
アを表わしている。
本発明は上記の欠点を解決することを目的としており、
従来の回路構成に簡単なハードを付加することにより、
データ転送がより効率よく実行されるバッファ・メモリ
のデータ転送方式を焚供することを目的としている。そ
してそのため本発明のバッファ・メモリのデータ転送方
式は１本体装置から送られてきたデータを受信する入力
ポート。
従来の回路構成に簡単なハードを付加することにより、
データ転送がより効率よく実行されるバッファ・メモリ
のデータ転送方式を焚供することを目的としている。そ
してそのため本発明のバッファ・メモリのデータ転送方
式は１本体装置から送られてきたデータを受信する入力
ポート。
そのデータを一時格納するバッファ・メモリ、該バッフ
ァ・メモリに格納されたデータを順にセットしてゆく出
力ポート及びデータの転送を制御するＭＰＵを備え、入
力ポートのデータをバッファ・メモリを介して出力ポー
トへ転送するバッファ・メモリのデータ転送方式におい
て、ＭＰＵが仮想アドレスでバッファ・メモリをアクセ
スするとき、拡張モード信号を出ノｊさせると共に、入
出力ボートとバッファ・メモリとのデータ転送を直接実
行させるモード切換回路を設け、上記拡張モード信号の
出現によりモード切換を行い、入出力ボートとバッファ
・メモリとのデータの転送を直接可能ならしめたことを
特徴としている。以下図面を参照しつつ説明する。
ァ・メモリに格納されたデータを順にセットしてゆく出
力ポート及びデータの転送を制御するＭＰＵを備え、入
力ポートのデータをバッファ・メモリを介して出力ポー
トへ転送するバッファ・メモリのデータ転送方式におい
て、ＭＰＵが仮想アドレスでバッファ・メモリをアクセ
スするとき、拡張モード信号を出ノｊさせると共に、入
出力ボートとバッファ・メモリとのデータ転送を直接実
行させるモード切換回路を設け、上記拡張モード信号の
出現によりモード切換を行い、入出力ボートとバッファ
・メモリとのデータの転送を直接可能ならしめたことを
特徴としている。以下図面を参照しつつ説明する。
第１図は本発明に係るバッファ・メモリのデータ転送方
式の一実施例回路構成、第２図は本発明に係るバッファ
・メモリのデータ転送方式におけるバッファ・メモリの
アドレス・マツプの一例を示している。
式の一実施例回路構成、第２図は本発明に係るバッファ
・メモリのデータ転送方式におけるバッファ・メモリの
アドレス・マツプの一例を示している。
第１図において符号１ないし８は前述した第３図のもの
に対応している。符号９は負論理のノア回路、１０は負
論理のナンド回路、１１は負論理のノア回路、１２はイ
ンバータ回路、１３は負論理のナンド回路を表わしてお
り、これらのゲート回路によって高速データ転送のモー
ド切換回路を構成し、以下に説明する拡張モード信号に
よってデータ転送の高速処理ができるようになる。
に対応している。符号９は負論理のノア回路、１０は負
論理のナンド回路、１１は負論理のノア回路、１２はイ
ンバータ回路、１３は負論理のナンド回路を表わしてお
り、これらのゲート回路によって高速データ転送のモー
ド切換回路を構成し、以下に説明する拡張モード信号に
よってデータ転送の高速処理ができるようになる。
次に第２図のアドレス・マツプを説明する。
バッファ・メモリ３に関して図示のバッファ・メモリ・
エリア２１の物理アドレス空間は８にハイドとし、更に
アドレス空間を拡げ１次の８にバイトをデータ格納用エ
リア２２に割当て、またその次の８にバイトをデータ転
送用エリア２３に割当てる。これらの拡張された論理ア
ドレス空間のデータ格納用エリア２２を第１拡張エリア
（ＥＸＡｌ）、データ転送用エリア２３を第２拡張エリ
ア（ＥＸＡ２）と呼ぶ。これらの拡張された論理アドレ
ス空間はバッファ・メモリ３の仮想アドレス空間となる
。
エリア２１の物理アドレス空間は８にハイドとし、更に
アドレス空間を拡げ１次の８にバイトをデータ格納用エ
リア２２に割当て、またその次の８にバイトをデータ転
送用エリア２３に割当てる。これらの拡張された論理ア
ドレス空間のデータ格納用エリア２２を第１拡張エリア
（ＥＸＡｌ）、データ転送用エリア２３を第２拡張エリ
ア（ＥＸＡ２）と呼ぶ。これらの拡張された論理アドレ
ス空間はバッファ・メモリ３の仮想アドレス空間となる
。
なお２６は未使用エリア、２５はプログラム・エリアで
ある。
ある。
例えば２番目のデータ格納用エリア２２の成るアドレス
（２０００＋α）を指定してＭＰＵ２がライト命令を出
したものとすると、当該アドレス＜２０００＋α）ヲ受
取ったバッファ・メモη３は、内蔵されているデコーダ
によりこのアドレス（２０００＋α）が仮想アドレスで
あること、すなわち拡張モードであることを知り、この
論理アドレスを実アドレスαに変換すると共に、拡張信
号ＥＸＡ １を出力する。このＥＸＡ １は負論理のノ
ア回路９及び負論理のナンド回路１０に入力し。
（２０００＋α）を指定してＭＰＵ２がライト命令を出
したものとすると、当該アドレス＜２０００＋α）ヲ受
取ったバッファ・メモη３は、内蔵されているデコーダ
によりこのアドレス（２０００＋α）が仮想アドレスで
あること、すなわち拡張モードであることを知り、この
論理アドレスを実アドレスαに変換すると共に、拡張信
号ＥＸＡ １を出力する。このＥＸＡ １は負論理のノ
ア回路９及び負論理のナンド回路１０に入力し。
トライステートパストライバ６をインヒビノドにする。
ＭＰＵ２はライト命令を実行し、当該ＭＰＵ２のレジス
タに入力ポート１のデータを転送することなくバッファ
・メモリ３のアドレスα（第２図図示のバッファ・メモ
リ・エリア２１上のアドレスα）上に直接格納する。こ
のようにしてＭＰＵ２がデータ格納用エリア２２内のア
ドレスでライト命令を実行するときには、バッファ・メ
モリ・エリア２１のアドレスと異なるアドレス、すなわ
ち仮想アドレスによって拡張モード（この場合はデータ
格納）と判別され、ＥＸＡＩの信号を出力することにな
り、入力ポート１のデータは直接バッファ・メモリ３へ
転送される。
タに入力ポート１のデータを転送することなくバッファ
・メモリ３のアドレスα（第２図図示のバッファ・メモ
リ・エリア２１上のアドレスα）上に直接格納する。こ
のようにしてＭＰＵ２がデータ格納用エリア２２内のア
ドレスでライト命令を実行するときには、バッファ・メ
モリ・エリア２１のアドレスと異なるアドレス、すなわ
ち仮想アドレスによって拡張モード（この場合はデータ
格納）と判別され、ＥＸＡＩの信号を出力することにな
り、入力ポート１のデータは直接バッファ・メモリ３へ
転送される。
一方ＭＰＵ２が第３番目のデータ転送用エリア２３のあ
るアドレス（４０００＋α）を指定してリード命令を出
したものとすると、当該アドレス（４０００＋α）を受
取ったバッファ・メモリ３は、内蔵されているデコーダ
によりこのアドレス（４０００＋α）がやはり仮想アド
レスであること、すなわち拡張モードであることを知り
、この論理アドレスを実アドレスαに変換すると共に。
るアドレス（４０００＋α）を指定してリード命令を出
したものとすると、当該アドレス（４０００＋α）を受
取ったバッファ・メモリ３は、内蔵されているデコーダ
によりこのアドレス（４０００＋α）がやはり仮想アド
レスであること、すなわち拡張モードであることを知り
、この論理アドレスを実アドレスαに変換すると共に。
拡張信号ＥＸＡ２を出力する。このＥＸＡ２は負論理の
ノア回路９及び負論理のナンド回路１０に入力する。Ｍ
ＰＵ２はリード命令を実行し、バッファ・メモリ３のア
ドレスα（第２図図示のバッファ・メモリ・エリア２１
上のアドレスα）上のデータを読み出す。この読み出さ
れたデータは前記ＥＸＡ２によって受入れ態勢となった
出力ポート４へ直接転送される。この時トライステート
バスドライバ６はインヒビノドの状態になっていないの
で、必要に応じてＭＰＵ２のレジスタにも格納される。
ノア回路９及び負論理のナンド回路１０に入力する。Ｍ
ＰＵ２はリード命令を実行し、バッファ・メモリ３のア
ドレスα（第２図図示のバッファ・メモリ・エリア２１
上のアドレスα）上のデータを読み出す。この読み出さ
れたデータは前記ＥＸＡ２によって受入れ態勢となった
出力ポート４へ直接転送される。この時トライステート
バスドライバ６はインヒビノドの状態になっていないの
で、必要に応じてＭＰＵ２のレジスタにも格納される。
このようにしてＭＰＵ２がデータ転送用エリア２３内の
アドレスでリード命令を実行する゛ときには、バッファ
・メモリ・エリア２１のアドレスと異なるアドレス、す
なわち仮想アドレスによって拡張モード（この場合はデ
ータ転送）と判別され、ＥＸＡ２の信号を出力すること
になり。
アドレスでリード命令を実行する゛ときには、バッファ
・メモリ・エリア２１のアドレスと異なるアドレス、す
なわち仮想アドレスによって拡張モード（この場合はデ
ータ転送）と判別され、ＥＸＡ２の信号を出力すること
になり。
バッファ・メモリ３から読み出されたデータは直接出力
ボート４へ転送される。
ボート４へ転送される。
なお、ＭＰＵ２がバッファ・メモリ・エリア２１内の実
アドレスを指定してリードまたはライト命令を実行する
場合、データ格納用エリア２２やデータ転送用エリア２
３の仮想アドレスに符号しないので、上記説明の拡張モ
ードにするＥＸＡＩ。
アドレスを指定してリードまたはライト命令を実行する
場合、データ格納用エリア２２やデータ転送用エリア２
３の仮想アドレスに符号しないので、上記説明の拡張モ
ードにするＥＸＡＩ。
ＥＸＡ２の信号が発生しない。従ってこの場合は。
第３図図示の従来と全く同一のＭＰＵ２のレジスタに一
旦データが格納され、それから転送される通常モードと
なる。
旦データが格納され、それから転送される通常モードと
なる。
拡張モードに切換えるＥＸＡＩ、ＥＸＡ２の信号全上記
の説明ではバッファ・メモリ３のデコーダから出力する
ようにしているが、他の回路から発生させ、これにより
モード切換を行ってもよい。
の説明ではバッファ・メモリ３のデコーダから出力する
ようにしているが、他の回路から発生させ、これにより
モード切換を行ってもよい。
以上説明した如く３本発明によれば簡単な回路を追加し
、バッファ・メモリのアドレス空間を用いてモード切換
の信号を自動的に出すことにより。
、バッファ・メモリのアドレス空間を用いてモード切換
の信号を自動的に出すことにより。
入出力ボートとバッファ・メモリとのデータの転送がＭ
ＰＵのレジスタに取り込まずに直接行えるようになった
ので、データ転送効率が良くなり。
ＰＵのレジスタに取り込まずに直接行えるようになった
ので、データ転送効率が良くなり。
データ転送処理時間が短縮する。
第１図は本発明に係るバッファ・メモリのデータ転送方
式の一実施例回路構成、第２図は本発明に係るバッファ
・メモリのデータ転送方式をこおけるバッファ・メモリ
のアドレス・マツプ例、第３図は従来に係るバッファ・
メモリのデータ転送方式の構成例、第４図は従来に係る
バッファ・メモリのデータ転送方式におけるバッファ・
メモリのアドレス・マツプ例を示している。 図中、１は入力ボート、２はＭＰｏ、３はバッファ・メ
モリ、４は出力ボート、５はＲＯＭ、６はトライステー
トバスドライバ、７はデータ・バズ、８はアドレス・バ
ス、９は負論理のノア回路。 １０は負論理のナンド回路、１１は負論理のノア回路、
１２はインバータ回路、１３は負論理のナンド回路、２
１はバッファ・メモリ・エリア、２２はデータ格納用エ
リア、２３はデータ転送用エリア、２４はバッファ・メ
モリ・エリア、２５はプログラム・エリア、２６は未使
用エリアをそれぞれ表わしている。
式の一実施例回路構成、第２図は本発明に係るバッファ
・メモリのデータ転送方式をこおけるバッファ・メモリ
のアドレス・マツプ例、第３図は従来に係るバッファ・
メモリのデータ転送方式の構成例、第４図は従来に係る
バッファ・メモリのデータ転送方式におけるバッファ・
メモリのアドレス・マツプ例を示している。 図中、１は入力ボート、２はＭＰｏ、３はバッファ・メ
モリ、４は出力ボート、５はＲＯＭ、６はトライステー
トバスドライバ、７はデータ・バズ、８はアドレス・バ
ス、９は負論理のノア回路。 １０は負論理のナンド回路、１１は負論理のノア回路、
１２はインバータ回路、１３は負論理のナンド回路、２
１はバッファ・メモリ・エリア、２２はデータ格納用エ
リア、２３はデータ転送用エリア、２４はバッファ・メ
モリ・エリア、２５はプログラム・エリア、２６は未使
用エリアをそれぞれ表わしている。
Claims (1)
- 【特許請求の範囲】 本体装置から送られてきたデータを受信する入力ボート
、そのデータを一時格納するバ・ノファ・メモリ、該バ
ッファ・メモリに格納されたデータを順にセントしてゆ
く出力ボート及びデータの転送を制御するＭＰＵを備え
、入力ポートのデータをバッファ・メモリを介して出力
ボートへ転送するバッファ・メモリのデータ転送方式に
おいて。 ＭＰＵが仮想アドレスでバッファ・メモリをアクセスす
るとき、拡張モード信号を出力させると共に、入出力ボ
ートとバッファ・メモリとのデータ転送を直接実行させ
るモード切換回路を設け９上記拡張モ一ド信号の出現に
よりモード切換を行い。 人出力ボートとバッファ・メモリとのデータの転送を直
接可能ならしめたことを特徴とするバッファ・メモリの
データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242384A JPS60246464A (ja) | 1984-05-21 | 1984-05-21 | バツフア・メモリのデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242384A JPS60246464A (ja) | 1984-05-21 | 1984-05-21 | バツフア・メモリのデ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246464A true JPS60246464A (ja) | 1985-12-06 |
Family
ID=14327040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10242384A Pending JPS60246464A (ja) | 1984-05-21 | 1984-05-21 | バツフア・メモリのデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246464A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972532A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | デ−タ転送制御方法 |
| JPS5983685A (ja) * | 1982-11-05 | 1984-05-15 | Usac Electronics Ind Co Ltd | 印字装置 |
-
1984
- 1984-05-21 JP JP10242384A patent/JPS60246464A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972532A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | デ−タ転送制御方法 |
| JPS5983685A (ja) * | 1982-11-05 | 1984-05-15 | Usac Electronics Ind Co Ltd | 印字装置 |
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