JPS5921017A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5921017A JPS5921017A JP57129958A JP12995882A JPS5921017A JP S5921017 A JPS5921017 A JP S5921017A JP 57129958 A JP57129958 A JP 57129958A JP 12995882 A JP12995882 A JP 12995882A JP S5921017 A JPS5921017 A JP S5921017A
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- JP
- Japan
- Prior art keywords
- substrate
- diffusion region
- type
- epitaxial layer
- region
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2902—Materials being Group IVA materials
- H10P14/2905—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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-
- H—ELECTRICITY
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3438—Doping during depositing
- H10P14/3441—Conductivity type
- H10P14/3442—N-type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3438—Doping during depositing
- H10P14/3441—Conductivity type
- H10P14/3444—P-type
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特に半導体装
置の製造工程の熱処理中、基板に含まれる酸素に起因し
て基板中に発生する結晶欠陥がデバイス特性を劣化させ
ることを防止することができる半導体装置の製造方法に
関する４、バイポーラＩＣは一般にＣＺ法にて製造され
た半導体基板を使用１〜でいるが、製法上酸素η、どの
不純物の混入が避けられない。又この基板中に含まれる
不純物酸素は半導体製造工程中において利害両面の挙動
を示す。
置の製造工程の熱処理中、基板に含まれる酸素に起因し
て基板中に発生する結晶欠陥がデバイス特性を劣化させ
ることを防止することができる半導体装置の製造方法に
関する４、バイポーラＩＣは一般にＣＺ法にて製造され
た半導体基板を使用１〜でいるが、製法上酸素η、どの
不純物の混入が避けられない。又この基板中に含まれる
不純物酸素は半導体製造工程中において利害両面の挙動
を示す。
第１図（ａ）から第１図（ｃ−１〜ｃ −３）は一般的
に行なわれるバイポーラＩＣの製造過稈を示す断面図で
ある。
に行なわれるバイポーラＩＣの製造過稈を示す断面図で
ある。
先ず、第１図ｆａ）に示すようにＰ型シリコン基板１に
熱処理により第１図（ｂ−ｉ）の様に埋込拡散領域２を
形成すると、基板中の酸素１１度及び熱処理条件“ジ工
程順序等により基板中にゲッタリング作用を持つ微小欠
陥３を形成する場合もあるが、第１図（ｂ−２）の様に
、上記要因の変動で逆に酸素析出物、積層欠陥、転位ル
ープ等の結晶欠陥４を誘発させる場合、あるいは、第１
図（ｂ−３）の様に結晶欠陥の発生しない場合もある。
熱処理により第１図（ｂ−ｉ）の様に埋込拡散領域２を
形成すると、基板中の酸素１１度及び熱処理条件“ジ工
程順序等により基板中にゲッタリング作用を持つ微小欠
陥３を形成する場合もあるが、第１図（ｂ−２）の様に
、上記要因の変動で逆に酸素析出物、積層欠陥、転位ル
ープ等の結晶欠陥４を誘発させる場合、あるいは、第１
図（ｂ−３）の様に結晶欠陥の発生しない場合もある。
これにｎ型のエピタキシャル層５を成長させ、さらに素
子領域６を形成すると、第１図（ｃ−１）に示す様に微
小欠陥３が半導体製造工程中導入される不純物をゲッタ
リングするため、デバイス領域に結晶欠陥が発生しない
が、第１図（ｃ−２）の場合は結晶欠陥４がデバイス領
域６まで発生し、デバイス特性を劣化させる。
子領域６を形成すると、第１図（ｃ−１）に示す様に微
小欠陥３が半導体製造工程中導入される不純物をゲッタ
リングするため、デバイス領域に結晶欠陥が発生しない
が、第１図（ｃ−２）の場合は結晶欠陥４がデバイス領
域６まで発生し、デバイス特性を劣化させる。
又、第１図（Ｃ−３）の場合も半導体製造工程中導入さ
れる不純物等をゲッタリングする微小欠陥がないため、
結晶欠陥４′が発生しデバイス特性を劣化させる。この
様に基板に発生する欠陥は基板中の酸素濃度及び熱処理
条件等に強く影響されるため、製造条件の選定に困難が
あった。
れる不純物等をゲッタリングする微小欠陥がないため、
結晶欠陥４′が発生しデバイス特性を劣化させる。この
様に基板に発生する欠陥は基板中の酸素濃度及び熱処理
条件等に強く影響されるため、製造条件の選定に困難が
あった。
本発明は上記した問題点に対処してなされたもので、基
板中に含まれる酸素等の不純物の悪影響を除き、デバイ
ス特性の良好な半導体装置の製造方法を提供するにある
。
板中に含まれる酸素等の不純物の悪影響を除き、デバイ
ス特性の良好な半導体装置の製造方法を提供するにある
。
本発明の原理はＣＺ法の持つ欠点をおぎなうため、エピ
タキシャル成長層に導入される酸素が基板に含まれる酸
素濃度よシ非常にすくないので、半導体製造工程中酸素
に起因する結晶欠陥が発生しにくいという点に着目して
なされたものであハ例えば酸素を０．８〜２．２ Ｘ
１０１８ａｔｏｍｓ ／ｃｃ含む基板上に基板の酸素濃
度の影響を受けにくい基板と同じ導電型の第１のエピタ
キシャル成長層を形成し、そこに埋込拡散領域およびデ
バイス素子領域を形成することにより、上記欠点を解消
すると共にエピタキシャル成長層によシ基板よりよｐ高
精度に比抵抗をコントロールできるため、デバイス特性
の良好な半導体装置が得られるわけである。
タキシャル成長層に導入される酸素が基板に含まれる酸
素濃度よシ非常にすくないので、半導体製造工程中酸素
に起因する結晶欠陥が発生しにくいという点に着目して
なされたものであハ例えば酸素を０．８〜２．２ Ｘ
１０１８ａｔｏｍｓ ／ｃｃ含む基板上に基板の酸素濃
度の影響を受けにくい基板と同じ導電型の第１のエピタ
キシャル成長層を形成し、そこに埋込拡散領域およびデ
バイス素子領域を形成することにより、上記欠点を解消
すると共にエピタキシャル成長層によシ基板よりよｐ高
精度に比抵抗をコントロールできるため、デバイス特性
の良好な半導体装置が得られるわけである。
すなわち本発明の要旨は、半導体基板の表面に該基板と
同じ導電型の第１のエピタキシャル層を成長させる工程
と、該第１のエピタキシャル層に埋込拡散領域を形成す
る工程と、該埋込拡散領域の形成されたエピタキシャル
層の表面に第１のエピタキシャル層と反対の導電型の第
２のエピタキシャル層を成長させる工程と、該第２のエ
ピタキシャル層中に半導体素子を形成する工程とを含む
ことを特徴とする半導体装置の製造方法にある。
同じ導電型の第１のエピタキシャル層を成長させる工程
と、該第１のエピタキシャル層に埋込拡散領域を形成す
る工程と、該埋込拡散領域の形成されたエピタキシャル
層の表面に第１のエピタキシャル層と反対の導電型の第
２のエピタキシャル層を成長させる工程と、該第２のエ
ピタキシャル層中に半導体素子を形成する工程とを含む
ことを特徴とする半導体装置の製造方法にある。
以下図面を参照し本発明の詳細な説明
第２図（ａ）〜（ｆ）は本発明の一実施例説明のための
半導体装置の製造工程断面図である。先ず第２図（ａ）
に示すようにＰ型シリコン基板１を準備し、該基板１の
表面に該基板と同じ導電型の第１のエピタキシャル層７
を成長させる（第２図（ｂ））。このエピタキシャル層
の厚さは各種製造条件で異なるが、埋込拡散領域形成の
際、埋込拡散領域底部が基板中に含まれる酸素の影響を
受けない厚さ以上であればよい。次に第１のエピタキシ
ャル層７の表面にシリコン酸化膜を形成し通常のフォト
エツチング技術により酸化膜の一部を除去し拡散用の窓
を形成し、この窓よりＮ→一梨型不純物して例えばひ素
の埋込拡散領域８を形成する。この時基板中の酸素によ
シ、基板１の内部に結晶欠陥４が発生するが、第１のエ
ピタキシャル層７内には発生しない（第２図（Ｃ））。
半導体装置の製造工程断面図である。先ず第２図（ａ）
に示すようにＰ型シリコン基板１を準備し、該基板１の
表面に該基板と同じ導電型の第１のエピタキシャル層７
を成長させる（第２図（ｂ））。このエピタキシャル層
の厚さは各種製造条件で異なるが、埋込拡散領域形成の
際、埋込拡散領域底部が基板中に含まれる酸素の影響を
受けない厚さ以上であればよい。次に第１のエピタキシ
ャル層７の表面にシリコン酸化膜を形成し通常のフォト
エツチング技術により酸化膜の一部を除去し拡散用の窓
を形成し、この窓よりＮ→一梨型不純物して例えばひ素
の埋込拡散領域８を形成する。この時基板中の酸素によ
シ、基板１の内部に結晶欠陥４が発生するが、第１のエ
ピタキシャル層７内には発生しない（第２図（Ｃ））。
なお、この基板内部に発生する結晶欠陥は基板中に含ま
れる酸素濃度及び熱処理条件等によって、当工程の前や
さらに後において誘発される場合もある。
れる酸素濃度及び熱処理条件等によって、当工程の前や
さらに後において誘発される場合もある。
次に前工程と同様の方法でボロンを選択的に拡散してＰ
生型の埋込拡散領域９を形成する（第２５− 図（ｄ））。
生型の埋込拡散領域９を形成する（第２５− 図（ｄ））。
次いで第１のエピタキシャル層７の表面全面にＮ型の第
２のエピタキシャル層１０を成長する（第２図（ｅ））
。さらに前記したように選択拡散技術によｆｉＰ＋型絶
縁分離拡散領域１１、Ｐ型のベース拡散領域１２、Ｎ十
型コレクタ拡散領域１３、さらにペース拡散領域１３中
にＮ十型エミッタ領域１４を拡散することによＤトラン
ジスタが形成される（第２図（ｆ） ） ６以上説明し
た様な方法によシ形成したトランジスタにおいては、基
板中に酸素に起因して結晶欠陥が発生しても、第１のエ
ピタキシャル層には発生しない為、又基板中の結晶欠陥
は郷，１のエピタキシャルと基板の界面とがパリ
□アと々って素子形成領域まで影響を与えない為
、デバイス特性の良好な半導体装置を製造することがで
きる。
２のエピタキシャル層１０を成長する（第２図（ｅ））
。さらに前記したように選択拡散技術によｆｉＰ＋型絶
縁分離拡散領域１１、Ｐ型のベース拡散領域１２、Ｎ十
型コレクタ拡散領域１３、さらにペース拡散領域１３中
にＮ十型エミッタ領域１４を拡散することによＤトラン
ジスタが形成される（第２図（ｆ） ） ６以上説明し
た様な方法によシ形成したトランジスタにおいては、基
板中に酸素に起因して結晶欠陥が発生しても、第１のエ
ピタキシャル層には発生しない為、又基板中の結晶欠陥
は郷，１のエピタキシャルと基板の界面とがパリ
□アと々って素子形成領域まで影響を与えない為
、デバイス特性の良好な半導体装置を製造することがで
きる。
以上説明したように本発明によれば基板中に含まれる酸
素等の不純物の悪影響を除き、デバイス特性の優れた半
導体装置を得ることができる。
素等の不純物の悪影響を除き、デバイス特性の優れた半
導体装置を得ることができる。
−６−：′
４ 回向の簡４ｊなｄい、明
第１図（ａ）−（Ｃ−１〜Ｃ−３）は従来の半導体装置
の製造方法と−ｆ：′Ｊｔに伴う結晶欠１・１ｈの発生
状況を示′を製造」−１程模式断面図、第２図（ａ）〜
（ｆ）は本発明の一実施例による半導体装置の製造方法
とそれに伴う結晶欠陥の発生状況を示す製造工程模式断
面図である。
の製造方法と−ｆ：′Ｊｔに伴う結晶欠１・１ｈの発生
状況を示′を製造」−１程模式断面図、第２図（ａ）〜
（ｆ）は本発明の一実施例による半導体装置の製造方法
とそれに伴う結晶欠陥の発生状況を示す製造工程模式断
面図である。
１・・・・・・Ｉ）型シリコン基板、２・・・・・・埋
込拡散領域、３・・・・・・ゲッタリング作用を持つ微
小欠陥、４・・・・・・酸素析出物、積層欠陥、転位ル
ープ等の結晶欠陥、４′パ°・・製造工程中に導入され
る結晶欠陥、５・・・・・・Ｎ型のエピタキシャル層、
６・・・・・・素子形成領域、７・・・・・・Ｐ型の第
１のエピタキシャル層、８・・・・・・Ｎ＋型の埋込拡
散領域、９・・・・・・Ｐ＋型の埋込拡散領域、１０・
・・・・・Ｎ型の第２のエピタキシャル層、１１・・・
Ｐ＋型絶縁分離拡散領域、１２・・・・・・Ｐ型のベー
ス拡散領域、１３・・・・・・Ｎ″−型コレクタ拡散領
域、１４・・・・・・Ｎ＋型エミッタ拡散領域。
込拡散領域、３・・・・・・ゲッタリング作用を持つ微
小欠陥、４・・・・・・酸素析出物、積層欠陥、転位ル
ープ等の結晶欠陥、４′パ°・・製造工程中に導入され
る結晶欠陥、５・・・・・・Ｎ型のエピタキシャル層、
６・・・・・・素子形成領域、７・・・・・・Ｐ型の第
１のエピタキシャル層、８・・・・・・Ｎ＋型の埋込拡
散領域、９・・・・・・Ｐ＋型の埋込拡散領域、１０・
・・・・・Ｎ型の第２のエピタキシャル層、１１・・・
Ｐ＋型絶縁分離拡散領域、１２・・・・・・Ｐ型のベー
ス拡散領域、１３・・・・・・Ｎ″−型コレクタ拡散領
域、１４・・・・・・Ｎ＋型エミッタ拡散領域。
第 １１゛シＩ
イー７’口
第７！、（呂
手続補正書（方式）
１．事件の表示 昭和５７年 特許願第１２９９５
８ ′ｌ″、−２、発明の名称 半導体装置の製造方
法３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁Ｆ１３３番ｌ壮 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁１」３７番８号 住友三
田ビル日本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）６ 補正の対象 明細書の図面の簡単な説明の欄 γ 補正の内容 明細書第７頁２行目に「第１図（ａ）〜（ｃ−１〜Ｃ−
３）は」とあるを「第１図は」と補正する。
８ ′ｌ″、−２、発明の名称 半導体装置の製造方
法３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁Ｆ１３３番ｌ壮 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁１」３７番８号 住友三
田ビル日本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）６ 補正の対象 明細書の図面の簡単な説明の欄 γ 補正の内容 明細書第７頁２行目に「第１図（ａ）〜（ｃ−１〜Ｃ−
３）は」とあるを「第１図は」と補正する。
代理人 弁理士 内 原 晋
Claims (1)
- 半導体基板の表面に該基板と同じ導電型の第１のエピタ
キシャル層を成長させる工程と、該第１のエピタキシャ
ル層に埋込拡散領域を形成する工程と、該埋込拡散領域
の形成されたエピタキシャル層の表面に第１のエピタキ
シャル層と反対の導電型の第２のエピタキシャル層を成
長させる工程と、該第２のエピタキシャル層中に半導体
素子を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129958A JPS5921017A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57129958A JPS5921017A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5921017A true JPS5921017A (ja) | 1984-02-02 |
Family
ID=15022637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57129958A Pending JPS5921017A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921017A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128820A (en) * | 1979-03-27 | 1980-10-06 | Fujitsu Ltd | Method of manufacturing semiconductor device |
-
1982
- 1982-07-26 JP JP57129958A patent/JPS5921017A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128820A (en) * | 1979-03-27 | 1980-10-06 | Fujitsu Ltd | Method of manufacturing semiconductor device |
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