JPH0435898B2 - - Google Patents
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- Publication number
- JPH0435898B2 JPH0435898B2 JP57062900A JP6290082A JPH0435898B2 JP H0435898 B2 JPH0435898 B2 JP H0435898B2 JP 57062900 A JP57062900 A JP 57062900A JP 6290082 A JP6290082 A JP 6290082A JP H0435898 B2 JPH0435898 B2 JP H0435898B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- epitaxial layer
- semiconductor substrate
- warpage
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3438—Doping during depositing
- H10P14/3441—Conductivity type
- H10P14/3442—N-type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2902—Materials being Group IVA materials
- H10P14/2905—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
Landscapes
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は半導体基板の製造方法、特にエピタキ
シヤル層を有する半導体基板の製造方法に関す
る。
シヤル層を有する半導体基板の製造方法に関す
る。
従来の方法を第１図に示す。先ず第１図Ａの如
く、アンチモンSbを不純物として用いた５×
1018／cm3程度の高不純物濃度のN+型の半導体基
板１を準備する。基板１はそりの発生を防止する
ために約390μｍの厚みにする。次に第１図Ｂに
示す如く、基板１の一主面上にリンを不純物とす
るN-型のエピタキシヤル層２を生長させる。こ
の際に基板１がエピタキシヤル層２側に若干そ
る。更に第１図Ｃに示す如く、コレクタ直列抵抗
を下げるために基板１をバツクエツチにより薄く
すると、このそりは助長されて更にそりを大きく
する。
く、アンチモンSbを不純物として用いた５×
1018／cm3程度の高不純物濃度のN+型の半導体基
板１を準備する。基板１はそりの発生を防止する
ために約390μｍの厚みにする。次に第１図Ｂに
示す如く、基板１の一主面上にリンを不純物とす
るN-型のエピタキシヤル層２を生長させる。こ
の際に基板１がエピタキシヤル層２側に若干そ
る。更に第１図Ｃに示す如く、コレクタ直列抵抗
を下げるために基板１をバツクエツチにより薄く
すると、このそりは助長されて更にそりを大きく
する。
この結果基板１に生ずるそりは、フオトエツチ
ング工程等においてマスク合せが困難となり、最
悪の場合基板１の割れを発生する。
ング工程等においてマスク合せが困難となり、最
悪の場合基板１の割れを発生する。
本発明は斯点に鑑みてなされ、従来の欠点を大
巾に改善する半導体基板の製造方法を提供するも
のである。以下に第２図を参照して本発明の一実
施例を詳述する。
巾に改善する半導体基板の製造方法を提供するも
のである。以下に第２図を参照して本発明の一実
施例を詳述する。
先ずアンチモンSbを不純物として用いた５×
1018／cm3の高不純物濃度のN+型のシリコン半導
体基板１１を用意する。基板１１の厚みは約
390μｍのものを用いる。続いて第２図Ａに示す
如く基板１１の両面に約50μｍの厚さ以上に表面
不純物濃度が５×1019／cm3以上になる様にN+型
の拡散領域１２を形成する。不純物としてはリン
を用いる。なお本工程で基板１１の片面のみに拡
散領域１２を形成しても良い。
1018／cm3の高不純物濃度のN+型のシリコン半導
体基板１１を用意する。基板１１の厚みは約
390μｍのものを用いる。続いて第２図Ａに示す
如く基板１１の両面に約50μｍの厚さ以上に表面
不純物濃度が５×1019／cm3以上になる様にN+型
の拡散領域１２を形成する。不純物としてはリン
を用いる。なお本工程で基板１１の片面のみに拡
散領域１２を形成しても良い。
次に基板１１の片面をエツチングして拡散領域
１２の一方を除去し、エツチング面を鏡面加工す
る。続いて第２図Ｂに示す如く鏡面加工面上にリ
ンをドープしたN-型エピタキシヤル層１３を生
長させる。
１２の一方を除去し、エツチング面を鏡面加工す
る。続いて第２図Ｂに示す如く鏡面加工面上にリ
ンをドープしたN-型エピタキシヤル層１３を生
長させる。
斯上した如く本発明はリンを不純物とする拡散
領域１２を形成することに最大の特徴を有してい
る。すなわちリンをドープした場合その側に基板
１１がそる性質があり、この性質と前述したエピ
タキシヤル層１３側へのそりとを相殺することに
よつてそりを最小限に押えることにある。具体的
には従来方法では直径76φmmのウエハーで約70μ
ｍのエピタキシヤル層を生長した場合に0.15〜
0.2mmのそりが発生していたのが、本発明では拡
散領域１２を約100μｍ形成すると0.05〜0.1mm程
度のそりに低減できた。
領域１２を形成することに最大の特徴を有してい
る。すなわちリンをドープした場合その側に基板
１１がそる性質があり、この性質と前述したエピ
タキシヤル層１３側へのそりとを相殺することに
よつてそりを最小限に押えることにある。具体的
には従来方法では直径76φmmのウエハーで約70μ
ｍのエピタキシヤル層を生長した場合に0.15〜
0.2mmのそりが発生していたのが、本発明では拡
散領域１２を約100μｍ形成すると0.05〜0.1mm程
度のそりに低減できた。
以上に詳述した如く本発明ではN+拡散領域１
２により基板１１のそりを最小限にでき、且つバ
ルク抵抗も大巾に低下できる利点を有する。この
結果フオトエツチング工程等でのマスク合せ精度
も維持でき、量産性を向上できる。
２により基板１１のそりを最小限にでき、且つバ
ルク抵抗も大巾に低下できる利点を有する。この
結果フオトエツチング工程等でのマスク合せ精度
も維持でき、量産性を向上できる。
第１図Ａ，Ｂ，Ｃは従来例を説明する断面図、
第２図Ａ，Ｂは本発明を説明する断面図である。 １１はN+型の半導体基板、１２はN+型の拡散
領域、１３はN-型のエピタキシヤル層である。
第２図Ａ，Ｂは本発明を説明する断面図である。 １１はN+型の半導体基板、１２はN+型の拡散
領域、１３はN-型のエピタキシヤル層である。
Claims (1)
- １ 一導電型で高不純物濃度を有する半導体基板
の少くとも片面に、更に高不純物濃度となる様
に、且つ後工程で形成するエピタキシヤル層が基
板に与えるそりを相殺できるだけの深い拡散深さ
で一導電型の不純物を拡散し、然る後前記基板の
反対主面を鏡面化し該鏡面上に一導電型のエピタ
キシヤル層を形成して、前記エピタキシヤル層の
そりを前記高濃度拡散層のそりで相殺せしめるよ
うに形成したことを特徴とする半導体基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062900A JPS58180018A (ja) | 1982-04-14 | 1982-04-14 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57062900A JPS58180018A (ja) | 1982-04-14 | 1982-04-14 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58180018A JPS58180018A (ja) | 1983-10-21 |
| JPH0435898B2 true JPH0435898B2 (ja) | 1992-06-12 |
Family
ID=13213581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57062900A Granted JPS58180018A (ja) | 1982-04-14 | 1982-04-14 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58180018A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61147522A (ja) * | 1984-12-20 | 1986-07-05 | Sanyo Electric Co Ltd | 半導体基板の製造方法 |
| FR2661040A1 (fr) * | 1990-04-13 | 1991-10-18 | Thomson Csf | Procede d'adaptation entre deux materiaux semiconducteurs cristallises, et dispositif semiconducteur. |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5162974A (en) * | 1974-11-29 | 1976-05-31 | Matsushita Electronics Corp | Handotaisochino seizohoho |
-
1982
- 1982-04-14 JP JP57062900A patent/JPS58180018A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58180018A (ja) | 1983-10-21 |
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