JPS5921046B2 - チャネル装置制御方式 - Google Patents
チャネル装置制御方式Info
- Publication number
- JPS5921046B2 JPS5921046B2 JP55024596A JP2459680A JPS5921046B2 JP S5921046 B2 JPS5921046 B2 JP S5921046B2 JP 55024596 A JP55024596 A JP 55024596A JP 2459680 A JP2459680 A JP 2459680A JP S5921046 B2 JPS5921046 B2 JP S5921046B2
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- JP
- Japan
- Prior art keywords
- microprocessor
- error
- input
- level processing
- storage device
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、内部処理装置を具備したチャネル装置におい
て、誤りを検出したとき前記内部処理装置の機能を停止
せしめるチャネル装置制御方式に関するものである。
て、誤りを検出したとき前記内部処理装置の機能を停止
せしめるチャネル装置制御方式に関するものである。
最近、装置の内部に処理装置（例えばマイクロプロセサ
）を具備したチャネル装置が広く用いられている。
）を具備したチャネル装置が広く用いられている。
これは主処理装置からの指令（入出力コマンド）の解読
とこれに伴う一連の制御をマイクロプロセサ等により行
わしめるものである。換言すればプログラム制御を行う
ものであり、前記指令の解読、その他の制御手順を命令
コード群として組込んだプログラムを内部記憶装置に蓄
えておき、前記命令コード群をマイクロプロセッサによ
り順次読出し、主処理装置からの指令に基いて、例えば
入出力装置に対するアクセス（データのリード／ライト
）を行わしめるものである。ここで問題となるのは、記
憶装置から読出した命令コードにパリテイエラーを検出
したときには、その命令コードは誤りであるため、マイ
クロプロセサがこれを解読して実行すれば、誤つた制御
を行つてしまう欠点を有することである。本発明は上記
の欠点を解決するためになされたもので、読出された命
令コードの誤りを検出することにより内部処理装置の機
能を停止せしめるチャネル装置制御方式の提供を目的と
している。
とこれに伴う一連の制御をマイクロプロセサ等により行
わしめるものである。換言すればプログラム制御を行う
ものであり、前記指令の解読、その他の制御手順を命令
コード群として組込んだプログラムを内部記憶装置に蓄
えておき、前記命令コード群をマイクロプロセッサによ
り順次読出し、主処理装置からの指令に基いて、例えば
入出力装置に対するアクセス（データのリード／ライト
）を行わしめるものである。ここで問題となるのは、記
憶装置から読出した命令コードにパリテイエラーを検出
したときには、その命令コードは誤りであるため、マイ
クロプロセサがこれを解読して実行すれば、誤つた制御
を行つてしまう欠点を有することである。本発明は上記
の欠点を解決するためになされたもので、読出された命
令コードの誤りを検出することにより内部処理装置の機
能を停止せしめるチャネル装置制御方式の提供を目的と
している。
上記目的を達成するため本発明においては、マイクロプ
ロセツサによる内部記憶装置の命令コード読出し時にパ
リテイエラーが検出された場合、マイクロプロセツサの
周辺回路によりマイクロプロセツサを強制的に停止させ
、同時に、エラーステイタス情報としてマイクロプロセ
ツサを介さずにその旨を主処理装置（上位処理装置）へ
通知するようにしたものである。以下、本発明を図面に
よつて説明する。
ロセツサによる内部記憶装置の命令コード読出し時にパ
リテイエラーが検出された場合、マイクロプロセツサの
周辺回路によりマイクロプロセツサを強制的に停止させ
、同時に、エラーステイタス情報としてマイクロプロセ
ツサを介さずにその旨を主処理装置（上位処理装置）へ
通知するようにしたものである。以下、本発明を図面に
よつて説明する。
図面は本発明の一実施例を説明するプロツク図であり、
１は主処理装置、２は入出力装置、３はチヤネル装置、
４はステータス・レジスタ、４はエラー・ステーメス・
レジスタ、５，７はゲート回路、６はマイクロプロセサ
、８は記憶装置、９は制御回路、１０はレジスタ、１１
は検出回路、Ｅはエラー部、Ｐはプログラム、Ａ，ｂは
制御信号、ｄはデータバス、ｅはエラー信号である。図
面において、主処理装置１からの命令はステータス・レ
ジスタ４、ゲート回路５を経てマイクロプロセサ６に伝
えられる。記憶装置８にはプログラムＰ（命令コード群
）が格納されており、このプログラムＰすなわち命令コ
ード群が順次読出され、命令コードはデータバスｄ及び
ゲート回路７を経てマイクロプロセサに達して解読され
、制御が行われる。命令コードが記憶装置８から読出さ
れるとき、検出回路１１は命令コードについてパリテイ
検査を行い、パリテイエラーが検出されるとエラー信号
ｅをレジスタ１０にセツトする。制御回路９は、レジス
タ１０の出力であるエラー信号ｅを受けると、制御信号
ａ及びｂを発する。制御信号ａはエラー・ステーメス・
レジスタ４のエラー部Ｅに、エラー発生を示す信号「１
」をセツトする。一方、制御信号ｂはゲート回路５及び
７を［閉」とする。このためマイクロプロセサ６の入出
力が閉ざされるためチヤネル装置３の制御機能動作は停
止する。また主処理装置１はエラー・ステーノス・レジ
スタｌのエラー部Ｅのエラー信号により、チヤネル装置
３の異常を検知する。記憶装置としては、一般に固定記
憶装置（ＲＯＭ）が用いられ、また本発明のために追加
された機能を果す制御回路９は、エラー信号ｅを判別す
る回路と制御パルスａ及びｂを発生する回路とで主に構
成され、これは公知の電子回路によつて容易に実現でき
るので、説明は省略する。以上のように本発明において
は、内部記憶装置から読出される命令コードのパリテイ
エラーをチヤネル装置に内蔵されるマイクロプロセツサ
とは独立した制御回路によつて検出しているため、命令
コードのエラーに起因するマイクロプロセツサの暴走等
を未然に防ぐことが可能となる。
１は主処理装置、２は入出力装置、３はチヤネル装置、
４はステータス・レジスタ、４はエラー・ステーメス・
レジスタ、５，７はゲート回路、６はマイクロプロセサ
、８は記憶装置、９は制御回路、１０はレジスタ、１１
は検出回路、Ｅはエラー部、Ｐはプログラム、Ａ，ｂは
制御信号、ｄはデータバス、ｅはエラー信号である。図
面において、主処理装置１からの命令はステータス・レ
ジスタ４、ゲート回路５を経てマイクロプロセサ６に伝
えられる。記憶装置８にはプログラムＰ（命令コード群
）が格納されており、このプログラムＰすなわち命令コ
ード群が順次読出され、命令コードはデータバスｄ及び
ゲート回路７を経てマイクロプロセサに達して解読され
、制御が行われる。命令コードが記憶装置８から読出さ
れるとき、検出回路１１は命令コードについてパリテイ
検査を行い、パリテイエラーが検出されるとエラー信号
ｅをレジスタ１０にセツトする。制御回路９は、レジス
タ１０の出力であるエラー信号ｅを受けると、制御信号
ａ及びｂを発する。制御信号ａはエラー・ステーメス・
レジスタ４のエラー部Ｅに、エラー発生を示す信号「１
」をセツトする。一方、制御信号ｂはゲート回路５及び
７を［閉」とする。このためマイクロプロセサ６の入出
力が閉ざされるためチヤネル装置３の制御機能動作は停
止する。また主処理装置１はエラー・ステーノス・レジ
スタｌのエラー部Ｅのエラー信号により、チヤネル装置
３の異常を検知する。記憶装置としては、一般に固定記
憶装置（ＲＯＭ）が用いられ、また本発明のために追加
された機能を果す制御回路９は、エラー信号ｅを判別す
る回路と制御パルスａ及びｂを発生する回路とで主に構
成され、これは公知の電子回路によつて容易に実現でき
るので、説明は省略する。以上のように本発明において
は、内部記憶装置から読出される命令コードのパリテイ
エラーをチヤネル装置に内蔵されるマイクロプロセツサ
とは独立した制御回路によつて検出しているため、命令
コードのエラーに起因するマイクロプロセツサの暴走等
を未然に防ぐことが可能となる。
更にこのエラー発生の旨を、マイクロプロセツサとは別
個の手段によつて上位処理装置へ通知できるため、マイ
クロプロセツサ自身では対応不可能なエラー発生後の処
理を、上位装置に委ねることができる。
個の手段によつて上位処理装置へ通知できるため、マイ
クロプロセツサ自身では対応不可能なエラー発生後の処
理を、上位装置に委ねることができる。
図面は本発明の一実施例を説明するプロツク図であり、
図中に用いた符号は次の通りである。 １・・・・・・主処理装置、２・・・・・・入出力装置
、３・・・・・・チヤネル装置、４・・・・・・ステー
タス・レジスタ、ｌ・・・・・・エラー●ステーメス●
レジスタ、５，７・・・・・・ゲート回路、６・・・・
・・マイクロプロセサ、８・・・・・・記憶装置、９・
・・・・・制御回路、１０・・・・・・レジスタ、１１
・・・・・・検出回路、Ｅ・・・・・・エラー部、Ｐ・
・・・・・プログラム、Ａ，ｂ・・・・・・制御信号、
ｄ・・・・・・データバス、ｅ・・・・・・エラー信号
。
図中に用いた符号は次の通りである。 １・・・・・・主処理装置、２・・・・・・入出力装置
、３・・・・・・チヤネル装置、４・・・・・・ステー
タス・レジスタ、ｌ・・・・・・エラー●ステーメス●
レジスタ、５，７・・・・・・ゲート回路、６・・・・
・・マイクロプロセサ、８・・・・・・記憶装置、９・
・・・・・制御回路、１０・・・・・・レジスタ、１１
・・・・・・検出回路、Ｅ・・・・・・エラー部、Ｐ・
・・・・・プログラム、Ａ，ｂ・・・・・・制御信号、
ｄ・・・・・・データバス、ｅ・・・・・・エラー信号
。
Claims (1)
- １ 上位処理装置と入出力装置とに接続され、前記上位
処理装置からの指令の処理及び入出力装置を制御するた
めの命令コード群が格納される内部記憶装置と、前記命
令コード群に基いて上位処理装置からの指令を解読して
入出力装置のアクセスを実行するマイクロプロセッサと
を備えたチャネル装置において、前記マイクロプロセッ
サと別個に設けられ、前記内部記憶装置から読出される
命令コード群のパリティーエラーを検出する検出回路と
、該検出回路のエラー検出に応じて前記マイクロプロセ
ッサに対する情報の入力或いは出力をゲートするゲート
回路と、前記検出回路によつて検出されたエラー情報を
前記マイクロプロセッサを介さずに上位処理装置に通知
する通知手段とを備え、前記マイクロプロセッサによる
内部記憶装置内の命令コード読出し時にパリティエラー
が検出された場合は、マイクロプロセッサの動作を停止
せしめるとともに、前記マイクロプロセッサとは独立し
た手段によりエラー情報を前記上位処理装置へ通知する
ことを特徴とするチャネル装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55024596A JPS5921046B2 (ja) | 1980-02-28 | 1980-02-28 | チャネル装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55024596A JPS5921046B2 (ja) | 1980-02-28 | 1980-02-28 | チャネル装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56121125A JPS56121125A (en) | 1981-09-22 |
| JPS5921046B2 true JPS5921046B2 (ja) | 1984-05-17 |
Family
ID=12142528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55024596A Expired JPS5921046B2 (ja) | 1980-02-28 | 1980-02-28 | チャネル装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921046B2 (ja) |
-
1980
- 1980-02-28 JP JP55024596A patent/JPS5921046B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56121125A (en) | 1981-09-22 |
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