JPS59211148A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS59211148A JPS59211148A JP58086095A JP8609583A JPS59211148A JP S59211148 A JPS59211148 A JP S59211148A JP 58086095 A JP58086095 A JP 58086095A JP 8609583 A JP8609583 A JP 8609583A JP S59211148 A JPS59211148 A JP S59211148A
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- Japan
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- shift
- data
- editing
- data memory
- memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、シフトパスにより診断、ならびに初期設定デ
ータの書込みなどを行う情報処理装置に関する。
ータの書込みなどを行う情報処理装置に関する。
（従来技術）
従来、この種の情報処理装置の一構成例においては、第
１図に示すようにシフトデータに含まれた編集データを
格納するための編集用データメモリ４と、シフトデータ
な格納するためのシフトデータメモリ５と、シフトデー
タメモリ５に対する格納データか、あるいは編集用デー
タメモリ４に対する格納データかを選択するた ２− めの第１の選択回路３と、シフトデータメモリ５への書
込みデータと編集用データメモリへの書込みデータとを
バイトパラレル形式からビットシリアル形式に変換し、
上記シフトデータメモリ５からの読出しデータをビット
シリアル形式からバイトパラレル形式に変換するための
シフトレジスタ７と、シフトレジスタ７の書込みデータ
を選択するための第２選択回路６と、シフトレジスタ７
のシフト回数をカウントするためのシフトカウンタ１と
、シフト動作の制御を行うためのシフト制御回路８とか
ら構成される。
１図に示すようにシフトデータに含まれた編集データを
格納するための編集用データメモリ４と、シフトデータ
な格納するためのシフトデータメモリ５と、シフトデー
タメモリ５に対する格納データか、あるいは編集用デー
タメモリ４に対する格納データかを選択するた ２− めの第１の選択回路３と、シフトデータメモリ５への書
込みデータと編集用データメモリへの書込みデータとを
バイトパラレル形式からビットシリアル形式に変換し、
上記シフトデータメモリ５からの読出しデータをビット
シリアル形式からバイトパラレル形式に変換するための
シフトレジスタ７と、シフトレジスタ７の書込みデータ
を選択するための第２選択回路６と、シフトレジスタ７
のシフト回数をカウントするためのシフトカウンタ１と
、シフト動作の制御を行うためのシフト制御回路８とか
ら構成される。
第２図に示すようにレジスタ２０１の内容がパッケージ
Ａのシフトデータの０部と０部、およびパッケージＢの
シフトデータの０部より構成されていると仮定する。こ
の場合、レジスタ２０１からのデータの読出しはファー
ムウェアにより次のようにして行われる。すなわち、パ
ッケージＡのシフトデータとパッケージＢのシフトデー
タとがシフトデータメモリ５に格納されると、０部のシ
フトデータメモリ５におけるアドレスがシフトアドレス
レジスタ２にセットされ、０部のビット数がシフトカウ
ンタ１にセットされ、０部のデータガシフトレジスタ７
に転送される。
Ａのシフトデータの０部と０部、およびパッケージＢの
シフトデータの０部より構成されていると仮定する。こ
の場合、レジスタ２０１からのデータの読出しはファー
ムウェアにより次のようにして行われる。すなわち、パ
ッケージＡのシフトデータとパッケージＢのシフトデー
タとがシフトデータメモリ５に格納されると、０部のシ
フトデータメモリ５におけるアドレスがシフトアドレス
レジスタ２にセットされ、０部のビット数がシフトカウ
ンタ１にセットされ、０部のデータガシフトレジスタ７
に転送される。
次に、０部の編集用データメモリ４におけるアドレスは
シフトアドレスレジスタ２にセットされ、０部のビット
数はシフトカウンタ１にセットされ、シフトレジスタ７
にセットされた０部のデータは編集用データメモリ４に
転送される。次に、０部のシフトデータメモリ５におけ
るアドレスはシフトアドレスレジスタ２にセットされ、
０部のビット数はシフトカウンタ１にセットされ、シフ
トレジスタ７に０部のデータが転送される。次に、０部
の編集用データメモリ４におけるアドレスはシフトアド
レスレジスタ２にセットされ、０部のビット数はシフト
カウンタ１にセットされ、シフトレジスタ７にセットさ
れた０部のデータは編集用データメモリ４に転送される
。そこで、０部のシフトデータメモリ５におけるアドレ
スはシフトアウト動作 ３− ジスタ２にセットされ、０部のビット数はシフトカウン
タ１にセットされ、シフトレジスタ７に０部のデータが
転送される。
シフトアドレスレジスタ２にセットされ、０部のビット
数はシフトカウンタ１にセットされ、シフトレジスタ７
にセットされた０部のデータは編集用データメモリ４に
転送される。次に、０部のシフトデータメモリ５におけ
るアドレスはシフトアドレスレジスタ２にセットされ、
０部のビット数はシフトカウンタ１にセットされ、シフ
トレジスタ７に０部のデータが転送される。次に、０部
の編集用データメモリ４におけるアドレスはシフトアド
レスレジスタ２にセットされ、０部のビット数はシフト
カウンタ１にセットされ、シフトレジスタ７にセットさ
れた０部のデータは編集用データメモリ４に転送される
。そこで、０部のシフトデータメモリ５におけるアドレ
スはシフトアウト動作 ３− ジスタ２にセットされ、０部のビット数はシフトカウン
タ１にセットされ、シフトレジスタ７に０部のデータが
転送される。
次に、０部の編集用データメモリ４におけるアドレスは
シフトアドレスレジスタ２にセットされ、０部のビット
数はシフトカウンタ１にセットされ、シフトレジスタ７
の０部のデータは編集用データメモリ４に転送される。
シフトアドレスレジスタ２にセットされ、０部のビット
数はシフトカウンタ１にセットされ、シフトレジスタ７
の０部のデータは編集用データメモリ４に転送される。
最後に、編集用データメモリ４上に編集されたレジスタ
２０１の内容は読出されて表示される。従って、シフト
データメモリ５のパッケージＡ、Ｂのシフトアウト動作
、シフトアドレスレジスタ２へのデータの設定、シフト
カウンタ１への設定、シフトデータメモリ５からシフト
レジスタ７へのデータの転送、シフトレジスタ７から編
集用データメモリ４へのデータの転送かどけ、ファーム
ウェアにより制御されるため、その都度、ファームウェ
アの動作が必要になって、ファームウェアの負担が大き
くかり、編集処理速度が低くなってしまうと云う欠点が
あった。
２０１の内容は読出されて表示される。従って、シフト
データメモリ５のパッケージＡ、Ｂのシフトアウト動作
、シフトアドレスレジスタ２へのデータの設定、シフト
カウンタ１への設定、シフトデータメモリ５からシフト
レジスタ７へのデータの転送、シフトレジスタ７から編
集用データメモリ４へのデータの転送かどけ、ファーム
ウェアにより制御されるため、その都度、ファームウェ
アの動作が必要になって、ファームウェアの負担が大き
くかり、編集処理速度が低くなってしまうと云う欠点が
あった。
４−
第２図に示すような、レジスタ２０１に■１０゜■と云
うデータを書込む場合にも、パッケージＡ、Ｂのシフト
データメモリ５へのシフトアウト動作、シフトアドレス
レジスタ２へのデータの設定、シフトカウンタ１へのデ
ータの股宇、編集用データメモリ４からシフトレジスタ
７へのデータ転送、シフトレジスタ７からシフトデータ
メモリ５へのデータの転送、シフトデータメモリ５から
のパッケージＡ、Ｂのシフトイン動作などは、ファーム
ウェアにより制御されるため、その都度、ファームウェ
アの動作が必要になって、ファームウェアの負担が大き
くカリ、書込み処理速度が低くなってしまうと云う欠点
があった。
うデータを書込む場合にも、パッケージＡ、Ｂのシフト
データメモリ５へのシフトアウト動作、シフトアドレス
レジスタ２へのデータの設定、シフトカウンタ１へのデ
ータの股宇、編集用データメモリ４からシフトレジスタ
７へのデータ転送、シフトレジスタ７からシフトデータ
メモリ５へのデータの転送、シフトデータメモリ５から
のパッケージＡ、Ｂのシフトイン動作などは、ファーム
ウェアにより制御されるため、その都度、ファームウェ
アの動作が必要になって、ファームウェアの負担が大き
くカリ、書込み処理速度が低くなってしまうと云う欠点
があった。
（発明の目的）
本発明の目的は、シフトパスにより診断情報の書込み／
読出し、ならびに初期設定データの書込みかどを行う情
報処理装置において、シフトデータメモリ、からびに編
集用データメモリかどの他に、編集コマンド用メモリを
設け、書込みデータの格納、読出しデータの格納と編集
かとを編集コマンド用メモリの内容に応じてハードウェ
アによね自動的に制御することによってファームウェア
の負担を軽減して上記欠点を解決し、編集処理速度を高
くした情報処理装置を提供することにある。
読出し、ならびに初期設定データの書込みかどを行う情
報処理装置において、シフトデータメモリ、からびに編
集用データメモリかどの他に、編集コマンド用メモリを
設け、書込みデータの格納、読出しデータの格納と編集
かとを編集コマンド用メモリの内容に応じてハードウェ
アによね自動的に制御することによってファームウェア
の負担を軽減して上記欠点を解決し、編集処理速度を高
くした情報処理装置を提供することにある。
（発明の構成）
本発明による情報処理装置は、シフトバスによる診断、
ならびに初期設定データの書込み／読出しなどを行うも
のを改良したものである。
ならびに初期設定データの書込み／読出しなどを行うも
のを改良したものである。
本発明において、情報処理装置はシフトデータメモリと
、編集用データメモリと、編集コマンド用データメモリ
と、アドレスレジスタと、シフトレジスタと、シフトカ
ウンタと、シフト制御回路とを具備したものである。
、編集用データメモリと、編集コマンド用データメモリ
と、アドレスレジスタと、シフトレジスタと、シフトカ
ウンタと、シフト制御回路とを具備したものである。
シフトデータメモリはシフトデータな格納するためのも
のであり、編集用データメモリはシフトデータに含まれ
る編集データを格納するためのものである。
のであり、編集用データメモリはシフトデータに含まれ
る編集データを格納するためのものである。
編集コマンド用データメモリは、シフトデータに含まれ
る編集コマンドを格納するためのものである。
る編集コマンドを格納するためのものである。
アドレスレジスタはシフトデータメモリ、編集用データ
メモリ、ならびに編集コマンド用データメモリなどの格
納番地をそれぞれ示すためのものである。
メモリ、ならびに編集コマンド用データメモリなどの格
納番地をそれぞれ示すためのものである。
シフトレジスタはシフトデータメモリ、ならびに編集用
データメモリの書込みデータをバイトパラレル形式から
ビットシリアル形式に変換し、さらに、シフトデータメ
モリ、ならびに編集用データメモリの読出しデータをビ
ットシリアル形式からバイトパラレル形式に変換するた
めのものである。
データメモリの書込みデータをバイトパラレル形式から
ビットシリアル形式に変換し、さらに、シフトデータメ
モリ、ならびに編集用データメモリの読出しデータをビ
ットシリアル形式からバイトパラレル形式に変換するた
めのものである。
シフト制御回路は、コマンド用データメモリの内容に応
じてシフト動作の制御を行うためのものである。
じてシフト動作の制御を行うためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
本発明の実施例を示す第３図にお込て、木登７−
明による情報処理装置はシフトデータを格納するための
シフトデータメモリ５（ＳＦＢ）と、シフトデータに含
まれた編集データを格納するための編集用データメモリ
４（８部ｇ）と、シフトデータに含まれた編集コマンド
を格納するための編集コマンド用データメモリ１ｏ（Ｏ
ＭＭ）と、シフトデータメモリ５の格納番地と編集用デ
ータメモリ４の格納番地とを示すなめのシフトアドレス
レジスタ２（ＳＦＡ）と、編集コマンド用データメモリ
１０の格納番地を示すためのコマンドアドレスレジスタ
９（ＯＭＡ）と、編集コマンド用データメモリ１０の出
力か、あるいはバスの出力かを選択するための第３の選
択回路１１と、シフトデータメモリ５の格納データか、
あるいは編集用データメモリ４の格納データかを選択す
るための第１の選択回路３と、シフトデータメモリ５と
編集用データメモリ４とに対する書込みデータをバイト
パラレル形式からビットシリアル形式に、さらに読出し
データをビットシリアル形式からバイトパラレル形式に
変８− 換するためのシフトレジスタ７ （５ＦＲ） と、シフ
トレジスタ７の書込みデータを選択するための第２の選
択回路６と、シフトレジスタ７のシフト回数をカウント
するためのシフトカウンタ１（８ＰＫ）と、シフト動作
の制御を行うためのシフト制御回路８とから構成しであ
る。
シフトデータメモリ５（ＳＦＢ）と、シフトデータに含
まれた編集データを格納するための編集用データメモリ
４（８部ｇ）と、シフトデータに含まれた編集コマンド
を格納するための編集コマンド用データメモリ１ｏ（Ｏ
ＭＭ）と、シフトデータメモリ５の格納番地と編集用デ
ータメモリ４の格納番地とを示すなめのシフトアドレス
レジスタ２（ＳＦＡ）と、編集コマンド用データメモリ
１０の格納番地を示すためのコマンドアドレスレジスタ
９（ＯＭＡ）と、編集コマンド用データメモリ１０の出
力か、あるいはバスの出力かを選択するための第３の選
択回路１１と、シフトデータメモリ５の格納データか、
あるいは編集用データメモリ４の格納データかを選択す
るための第１の選択回路３と、シフトデータメモリ５と
編集用データメモリ４とに対する書込みデータをバイト
パラレル形式からビットシリアル形式に、さらに読出し
データをビットシリアル形式からバイトパラレル形式に
変８− 換するためのシフトレジスタ７ （５ＦＲ） と、シフ
トレジスタ７の書込みデータを選択するための第２の選
択回路６と、シフトレジスタ７のシフト回数をカウント
するためのシフトカウンタ１（８ＰＫ）と、シフト動作
の制御を行うためのシフト制御回路８とから構成しであ
る。
第２図に示すように、レジスタ２０１の内容がパッケー
ジＡのシフトデータの０部と０部、ならびにパッケージ
Ｂのシフトデータの０部から構成されていると仮定する
。パッケージＡＫ含まれているフリップフロップの数を
ｍ１パツケージＢに含まれているフリップフロップの数
ヲ２とする。さらに、パッケージＡのシフトデータの０
部と０部とは、パッケージＡのシフトバス上において、
それぞれＸビット目とＸビット目とから開始するものと
し、パッケージＢのシフトデータの０部は、パッケージ
Ｂのシフトパス上において２ビツト目から開始するもの
とする。■部、■部、■部のビット数をそれぞれａビッ
ト、ｂビット、Ｃビットとする。また、パツケージＡの
パッケージアドレスなＡ１パッケージＢのパッケージア
ドレスなりとする。
ジＡのシフトデータの０部と０部、ならびにパッケージ
Ｂのシフトデータの０部から構成されていると仮定する
。パッケージＡＫ含まれているフリップフロップの数を
ｍ１パツケージＢに含まれているフリップフロップの数
ヲ２とする。さらに、パッケージＡのシフトデータの０
部と０部とは、パッケージＡのシフトバス上において、
それぞれＸビット目とＸビット目とから開始するものと
し、パッケージＢのシフトデータの０部は、パッケージ
Ｂのシフトパス上において２ビツト目から開始するもの
とする。■部、■部、■部のビット数をそれぞれａビッ
ト、ｂビット、Ｃビットとする。また、パツケージＡの
パッケージアドレスなＡ１パッケージＢのパッケージア
ドレスなりとする。
第２図に示すようがレジスタ２０１の内容を表示する場
合に、編集用コマンドメモリ４に格納された編集用コマ
ンド群を第４図に示す。編集用コマンド群は４種類のコ
マンドと、それらのコマンドのための制御情報とから構
成され、１種類のコマンドけ２ワードのメモリエリアに
格納される。編集用コマンド群の動作は、１ワード目の
上位３ビツトの制御フラグにより制御され、上位３ビツ
トのうちの最初のビットの値が１の時には、編集用コマ
ンド群の最後のコマンドであることを示すものである。
合に、編集用コマンドメモリ４に格納された編集用コマ
ンド群を第４図に示す。編集用コマンド群は４種類のコ
マンドと、それらのコマンドのための制御情報とから構
成され、１種類のコマンドけ２ワードのメモリエリアに
格納される。編集用コマンド群の動作は、１ワード目の
上位３ビツトの制御フラグにより制御され、上位３ビツ
トのうちの最初のビットの値が１の時には、編集用コマ
ンド群の最後のコマンドであることを示すものである。
３ビツトの制御フラグのうち、下位の２ビツトによって
４種類のコマンドが次のようにして識別される。
４種類のコマンドが次のようにして識別される。
下位２ビツトの値がＯＯの時には、パッケージ単位にシ
フトバスを使用して内部のフリップフロップの状態をシ
フトデータメモリ５に読出すシフトアウト動作（８０）
を制御するため、次のような状態を示す。すなわち、シ
フトアラトスべきパッケージのフリップフロップ数（Ｓ
１ｉ’Ｋ）と、シフトアウトされたパッケージのフリッ
プフロップの内容を格納するためのシフトデータメモリ
５の開始番地を示すシフトデータメモリ５のアドレスＳ
’ＦＡと、シフトアウトすべきパッケージのアドレスＰ
ＫＡと、シフトアウトコマンド（ＳＯコマンド）とが上
記メモリエリアに格納されている。０１の時には、シフ
トデータメモリ５にセットされてｂるデータをシフトレ
ジスタ７に転送するために使用されるシフトデータメモ
リ５のアドレスＳＦ’Ａと、転送すべきデータがセット
されているフリップフロップの数を示す九めのＳＦＫと
、シフトデータメモリ５のデータをシフトレジスタ７に
転送するために使用されるＳＦＢ ＬＯＡＤコマンド
とが格納されている。１００時には、シフトレジスタ７
にセットされているデータを編集用データメモリ４に転
送するために使用される編集用データメモリアドレスＳ
ＦＡと、転送すべきデータがセットされているフリップ
フロップ１１− の数を示−１ｓＦＫと、シフトレジスタ７のデータを編
集用データメモリ４に転送するために使用サレるＳＦ’
Ｅ ５ＴＯＲ，Ｅコマンドとが格納されている。１１
の時には、シフトデータメモリ５にセットされているデ
ータをパッケージ単位で、パッケージＡまたはＢにシフ
トインする動作を制御するために使用されるシフトイン
パッケージをセットするためのフリップフロップ数８Ｐ
Ｋと、シフトインパッケージをセットすルタメのフリッ
プフロップを読出すシフトデータメモリ５のアドレスを
示す８Ｆｋと、シフトインパッケージのアドレスＰＫＡ
と、シフトイン動作を指示するためのＳＩコマンドとが
格納されている。コマンドアドレスレジスタ９は、各コ
マンドの実行終了ごとに“２”づつ増分されてカウント
アツプされて行く。ファームウェアによって、ファーム
ウェアメモリからバスを介して編集用コマンド群が編集
用コマンドメモリ１０に格納され、編集用コマンド群の
開始アドレスはコマンドアドレスレジスタ９に格納され
１２− る。また、編集用コマンド群を起動するだけで、編集用
コマンド群の内容に従って、自動的にノ九−ドウェアに
より第２図に示すようなレジスタ２０１の内容が編集用
データメモリ４の内部に編集された状態で格納される。
フトバスを使用して内部のフリップフロップの状態をシ
フトデータメモリ５に読出すシフトアウト動作（８０）
を制御するため、次のような状態を示す。すなわち、シ
フトアラトスべきパッケージのフリップフロップ数（Ｓ
１ｉ’Ｋ）と、シフトアウトされたパッケージのフリッ
プフロップの内容を格納するためのシフトデータメモリ
５の開始番地を示すシフトデータメモリ５のアドレスＳ
’ＦＡと、シフトアウトすべきパッケージのアドレスＰ
ＫＡと、シフトアウトコマンド（ＳＯコマンド）とが上
記メモリエリアに格納されている。０１の時には、シフ
トデータメモリ５にセットされてｂるデータをシフトレ
ジスタ７に転送するために使用されるシフトデータメモ
リ５のアドレスＳＦ’Ａと、転送すべきデータがセット
されているフリップフロップの数を示す九めのＳＦＫと
、シフトデータメモリ５のデータをシフトレジスタ７に
転送するために使用されるＳＦＢ ＬＯＡＤコマンド
とが格納されている。１００時には、シフトレジスタ７
にセットされているデータを編集用データメモリ４に転
送するために使用される編集用データメモリアドレスＳ
ＦＡと、転送すべきデータがセットされているフリップ
フロップ１１− の数を示−１ｓＦＫと、シフトレジスタ７のデータを編
集用データメモリ４に転送するために使用サレるＳＦ’
Ｅ ５ＴＯＲ，Ｅコマンドとが格納されている。１１
の時には、シフトデータメモリ５にセットされているデ
ータをパッケージ単位で、パッケージＡまたはＢにシフ
トインする動作を制御するために使用されるシフトイン
パッケージをセットするためのフリップフロップ数８Ｐ
Ｋと、シフトインパッケージをセットすルタメのフリッ
プフロップを読出すシフトデータメモリ５のアドレスを
示す８Ｆｋと、シフトインパッケージのアドレスＰＫＡ
と、シフトイン動作を指示するためのＳＩコマンドとが
格納されている。コマンドアドレスレジスタ９は、各コ
マンドの実行終了ごとに“２”づつ増分されてカウント
アツプされて行く。ファームウェアによって、ファーム
ウェアメモリからバスを介して編集用コマンド群が編集
用コマンドメモリ１０に格納され、編集用コマンド群の
開始アドレスはコマンドアドレスレジスタ９に格納され
１２− る。また、編集用コマンド群を起動するだけで、編集用
コマンド群の内容に従って、自動的にノ九−ドウェアに
より第２図に示すようなレジスタ２０１の内容が編集用
データメモリ４の内部に編集された状態で格納される。
編集用コマンド群を起動した後には、ファームウェアに
より編集用データメモリ４の内容はバスを介してファー
ムウェアメモリに読出され、これ姉よって第２図（こ示
すようなレジスタ２０１の内容を得ることができる。こ
のような動作によれば、従来技術と比較してファームウ
ェアの負担が大幅に軽減し、編集処理速度を火偏に改善
することができる。
より編集用データメモリ４の内容はバスを介してファー
ムウェアメモリに読出され、これ姉よって第２図（こ示
すようなレジスタ２０１の内容を得ることができる。こ
のような動作によれば、従来技術と比較してファームウ
ェアの負担が大幅に軽減し、編集処理速度を火偏に改善
することができる。
ファームウェアによって、第２図に示すような２枚のパ
ッケージに分割されたレジスタ２０１の内容の読出しを
行う場合には、第４図に示すような編集用コマンドメモ
リ１０に格納された編集用コマンド群が起動される。最
初に、１枚目のパッケージ人の内容をシフトアウトする
ため、シフトカウンタ１（ＳＦＫ）にｍがセットされ、
シフトデータメモリ５（８１；’Ｒ）のアドレス℃がシ
フトアドレスレジスタ２にセットされ、シフトカウンタ
１の値がＯになるまで、ビットシリアル形式でパッケー
ジＡからシフトデータメモリ５にデータがシフトアウト
される。コマンドアドレスレジスタ９では、各コマンド
の実行が終了するごとに２だけ増分されてカウントアツ
プされる。同様にして、２枚目のパッケージＢの内容も
シフトデータメモリ５ （５ＦＢ）のアドレスＯからシ
フトカウンタ１にセットされるＬビットだけシフトアウ
トされ、シフトアウトデータがシフトデータメモリ５に
格納される。
ッケージに分割されたレジスタ２０１の内容の読出しを
行う場合には、第４図に示すような編集用コマンドメモ
リ１０に格納された編集用コマンド群が起動される。最
初に、１枚目のパッケージ人の内容をシフトアウトする
ため、シフトカウンタ１（ＳＦＫ）にｍがセットされ、
シフトデータメモリ５（８１；’Ｒ）のアドレス℃がシ
フトアドレスレジスタ２にセットされ、シフトカウンタ
１の値がＯになるまで、ビットシリアル形式でパッケー
ジＡからシフトデータメモリ５にデータがシフトアウト
される。コマンドアドレスレジスタ９では、各コマンド
の実行が終了するごとに２だけ増分されてカウントアツ
プされる。同様にして、２枚目のパッケージＢの内容も
シフトデータメモリ５ （５ＦＢ）のアドレスＯからシ
フトカウンタ１にセットされるＬビットだけシフトアウ
トされ、シフトアウトデータがシフトデータメモリ５に
格納される。
次に、レジスタ２０１の内容を構成するデータ■の編集
動作のため、シフトアドレスレジスタ２にはシフトデー
タメモリ５におけるデータ０部の先頭アドレス（β＋Ｘ
）がセットされ、シフトカウンタ１には０部のデータの
長さａがセットされる。このような場合には、シフトカ
ウンタ１の値がＯになるまでシフトデータメモリ５から
選択回路６を経由して０部のデータがビ式のデータとし
てシフトレジスタ７に格納される。次に、シフトレジス
タ７に格納された０部のデータを編集用データメモリ４
に転送する前には、シフトアドレスレジスタ５に編集用
データメモリ４における０部の先頭アドレス０がセット
され、シフトカウンタ１にけ０部のデータの長さ■がセ
ットされる。そこで、シフトカウンタ１の１直がＯにな
るまで、シフトレジスタ７から第２の選択回路３を経由
して０部のデータがバイトパラレル形式からビットシリ
アル形式ニ変換されて編集用データメモリ４に格納され
る。次に、レジスＪ ２０１にセットされたデータ■と
データ■とに対しても、同様な手順によって編集用デー
タメモリ４に転送が行われる。
動作のため、シフトアドレスレジスタ２にはシフトデー
タメモリ５におけるデータ０部の先頭アドレス（β＋Ｘ
）がセットされ、シフトカウンタ１には０部のデータの
長さａがセットされる。このような場合には、シフトカ
ウンタ１の値がＯになるまでシフトデータメモリ５から
選択回路６を経由して０部のデータがビ式のデータとし
てシフトレジスタ７に格納される。次に、シフトレジス
タ７に格納された０部のデータを編集用データメモリ４
に転送する前には、シフトアドレスレジスタ５に編集用
データメモリ４における０部の先頭アドレス０がセット
され、シフトカウンタ１にけ０部のデータの長さ■がセ
ットされる。そこで、シフトカウンタ１の１直がＯにな
るまで、シフトレジスタ７から第２の選択回路３を経由
して０部のデータがバイトパラレル形式からビットシリ
アル形式ニ変換されて編集用データメモリ４に格納され
る。次に、レジスＪ ２０１にセットされたデータ■と
データ■とに対しても、同様な手順によって編集用デー
タメモリ４に転送が行われる。
シフトアウトしたパッケージＡ、Ｂのデータを、もとの
パッケージに回復させるためには、次のよう彦動作が行
われる。最初に、パッケージＡに含まれているフリップ
フロップ数ｍがシフトカウンタ１にセットされ、シフト
データメ １５− モリ５のアドレス２がシフトアウトレジスタ２にセット
され、シフトカウンタ１の値がＯになるまで、ビットシ
リアル形式でシフトデータメモリ５からデータがパッケ
ージ人にシフトインされる。同様の手順により、シフト
データメモリ５からパッケージＢにデータをシフトイン
することができ、第２図に示すようカレジスタ２０１の
内容を、第４図に示すような編集用コマンド群を用いて
自動的に編集用データメモリに編集する動作が完了する
。
パッケージに回復させるためには、次のよう彦動作が行
われる。最初に、パッケージＡに含まれているフリップ
フロップ数ｍがシフトカウンタ１にセットされ、シフト
データメ １５− モリ５のアドレス２がシフトアウトレジスタ２にセット
され、シフトカウンタ１の値がＯになるまで、ビットシ
リアル形式でシフトデータメモリ５からデータがパッケ
ージ人にシフトインされる。同様の手順により、シフト
データメモリ５からパッケージＢにデータをシフトイン
することができ、第２図に示すようカレジスタ２０１の
内容を、第４図に示すような編集用コマンド群を用いて
自動的に編集用データメモリに編集する動作が完了する
。
次に、第２図に示すような２枚のパッケージに分割され
た■■■と云うデータをレジスタ２０１に書込む場合に
は、ファームウェアによね■＠■と云うデータをあらか
じめ編集用データメモリ４に格納しておき、第５図に示
すような編集用コマンドメモリ１０に格納された編集用
コマンド群を起動する。第４図に示すような読出し編集
用コマンド群と、第５図に示すような書込み編集用コマ
ンド群との相違は次の点にある。
た■■■と云うデータをレジスタ２０１に書込む場合に
は、ファームウェアによね■＠■と云うデータをあらか
じめ編集用データメモリ４に格納しておき、第５図に示
すような編集用コマンドメモリ１０に格納された編集用
コマンド群を起動する。第４図に示すような読出し編集
用コマンド群と、第５図に示すような書込み編集用コマ
ンド群との相違は次の点にある。
すなわち、読出し時には、ＳＦＢ ＬＯＡＤコ １６
− マントによってデータがシフトデータメモリ５からシフ
トレジスタ７に転送され、５ＦＥＳＴＯＲ，Ｅコマンド
によってシフトレジスタ７のデータが編集用データメモ
リ４に格納される。
− マントによってデータがシフトデータメモリ５からシフ
トレジスタ７に転送され、５ＦＥＳＴＯＲ，Ｅコマンド
によってシフトレジスタ７のデータが編集用データメモ
リ４に格納される。
いっぽう、書込み時には、ｓｐｇ ＬＯＡＤコマンド
によってデータが編集用データメモリ４からシフトレジ
スタ７に転送され、８ＦＢＳＴＯＩ（、Ｅコマンドによ
ってシフトレジスタ７のデータはシフトデータメモリ５
に格納される。
によってデータが編集用データメモリ４からシフトレジ
スタ７に転送され、８ＦＢＳＴＯＩ（、Ｅコマンドによ
ってシフトレジスタ７のデータはシフトデータメモリ５
に格納される。
この時にも、ファームウェアにより、セットすべきデー
タをあらかじめ編集用データメモリ４に格納し、編集用
コマンドメモリ１０に格納された第５図に示すような編
集用コマンド群を起動するだけで、第２図に示すような
レジスタ２０１に対して■■■と云うデータの書込み処
理を完了することができる。
タをあらかじめ編集用データメモリ４に格納し、編集用
コマンドメモリ１０に格納された第５図に示すような編
集用コマンド群を起動するだけで、第２図に示すような
レジスタ２０１に対して■■■と云うデータの書込み処
理を完了することができる。
（発明の効果）
本発明には以上説明したように、従来技術による構成に
加えて編集用コマンドメモリを設けることにより、シフ
トパスを使用して読出し／書込み動作を実行する時には
ハードウェアにより自動的に編集処理を行い、ファーム
ウェアの負担を可能な限り軽減するように構成すること
により、編集処理速度を大幅に改善させることができる
と云う効果がある。
加えて編集用コマンドメモリを設けることにより、シフ
トパスを使用して読出し／書込み動作を実行する時には
ハードウェアにより自動的に編集処理を行い、ファーム
ウェアの負担を可能な限り軽減するように構成すること
により、編集処理速度を大幅に改善させることができる
と云う効果がある。
第１図は、従来技術によって構成した情報処理装置の一
例を示すブロック図である。 第２図は、第１図に示す情報処理装置にお込てシフトデ
ータの編集を示すための概念図である。 第３図は、本発明による情報処理装置の一実施例を示す
ブロック図である。 第４図は、第３図に示す情報処理装置において、読出し
時の編集用コマンドメモリの内容を示すメモリマツプ図
である。 第５図は、第３図に示す情報処理装置において、書込み
時の編集用コマンドメモリの内容を示すメモリマツプの
図である。 １・・・シフトカウンタ １９− ２・・・シフトアドレスレジスタ ３．６．１１・・・選択回路 ４・・・編集用データメモリ ５・・・シフトデータメモリ ７…シフトレジスタ ８・・・シフト制御回路 ９−１−コマンドアドレスレジスタ １０・・・編集用コマンドメモリ １２、１３・・・パッケージ 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 −２〇−
例を示すブロック図である。 第２図は、第１図に示す情報処理装置にお込てシフトデ
ータの編集を示すための概念図である。 第３図は、本発明による情報処理装置の一実施例を示す
ブロック図である。 第４図は、第３図に示す情報処理装置において、読出し
時の編集用コマンドメモリの内容を示すメモリマツプ図
である。 第５図は、第３図に示す情報処理装置において、書込み
時の編集用コマンドメモリの内容を示すメモリマツプの
図である。 １・・・シフトカウンタ １９− ２・・・シフトアドレスレジスタ ３．６．１１・・・選択回路 ４・・・編集用データメモリ ５・・・シフトデータメモリ ７…シフトレジスタ ８・・・シフト制御回路 ９−１−コマンドアドレスレジスタ １０・・・編集用コマンドメモリ １２、１３・・・パッケージ 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽 −２〇−
Claims (1)
- シフトパスによる診断、ならびに初期設定データの書込
み／読出しなどを行う情報処理装置において、シフトデ
ータを格納するためのシフトデータメモリと、前言１シ
フトデータに含まれる編集データを格納するための編集
用データメモリと、前記シフトデータに含まれる編集コ
マンドを格納するための編集コマンド用データメモリと
、前記シフトデータメモリ、前記編集用データメモリ、
ならびに前記編集コマンド用データメモリの格納番地を
それぞれ示すためのアドレスｌ／ラスタと、前記シフト
データメモリならびに前記編集用データメモリの書込み
データをバイトパラレル形式からビットシリアル形式に
変換し、前記シフトデータメモリ彦らびに前記編集用デ
ータメモリの読出しデータをビットシリアル形式からバ
イトパラレル形式に変換するためのシフトレジスタと、
前記シフトレジスタのシフト回数をカウントするだめの
シフトカウンタと、前記編集コマンド用データメモリの
内容に応じてシフト動作の制御を行うためのシフト制御
回路とを具備して構成したことを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086095A JPS59211148A (ja) | 1983-05-17 | 1983-05-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58086095A JPS59211148A (ja) | 1983-05-17 | 1983-05-17 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59211148A true JPS59211148A (ja) | 1984-11-29 |
| JPS6313222B2 JPS6313222B2 (ja) | 1988-03-24 |
Family
ID=13877146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58086095A Granted JPS59211148A (ja) | 1983-05-17 | 1983-05-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134848A (ja) * | 1984-12-05 | 1986-06-21 | Nec Corp | 集積回路 |
-
1983
- 1983-05-17 JP JP58086095A patent/JPS59211148A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134848A (ja) * | 1984-12-05 | 1986-06-21 | Nec Corp | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313222B2 (ja) | 1988-03-24 |
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