JPS6310459B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置、特にシフトパスを介し
て診断データ、あるいは初期設定データなどを書
込み、あるいは読出す方式の情報処理装置に関す
る。

（従来技術） 従来からこの種の情報処理装置は第１図に示す
ように、書込みデータをバイトパラレル形式から
ビツトシリアル形式に変換し、読出しデータをビ
ツトシリアル形式からバイトパラレル形式に変換
するための形式変換シフトレジスタ１０と、この
形式変換シフトレジスタ１０のシフト回数をカウ
ントするためのシフトカウンタ１と、シフトデー
タを格納するためのシフトデータメモリ６と、こ
のシフトデータメモリ６の格納番地を指示するた
めのシフトアドレスレジスタ２と、シフト動作の
制御を行うためのシフト制御回路８とから構成さ
れ、シフトパスによりシフトイン、シフトアウト
される単位はパツケージ単位となつていた。

第２図に示すように、メモリαがパツケージＡ
とパツケージＢとから成立ち、パツケージＡがメ
モリαの上位バイトを含み、パツケージＢがメモ
リαの下位バイトを含むように構成されていると
メモリαへ診断データや初期設定データなどの書
込みを行う際には、フアームウエアによりパツケ
ージＡのシフトインデータが形式変換シフトレジ
スタ１０に格納され、シフトデータメモリ６の先
頭アドレスがシフトアドレスレジスタ２にセツト
され、シフト回数がシフトカウンタ１にセツトさ
れる。そこで、シフト制御回路８が起動し、形式
変換シフトレジスタ１０に格納されているパツケ
ージＡのなかのシフトインデータがシフトデータ
メモリ６に転送され、そこに格納される。シフト
インデータがシフトデータメモリ６に格納される
と、フアームウエアによりシフトデータメモリ６
の先頭アドレスがシフトアドレスレジスタ２にセ
ツトされ、シフト制御回路４が起動される。そこ
で、パツケージＡに対してシフトデータメモリ６
からシフトインデータがシフトインされる。次に
上記と同様の手順でパツケージＢにシフトインデ
ータがシフトインされる。パツケージＡとパツケ
ージＢとにシフトインデータがシフトインされる
と、フアームウエアはパツケージＡとパツケージ
Ｂとに対してメモリαのための書込みパルスを供
給し、パツケージＡとパツケージＢとにおけるメ
モリαの書込みレジスタ１０２，２０２にシフト
インされていたデータをパツケージＡにおけるメ
モリαのアドレスレジスタ１０３にシフトインさ
れていたアドレス値にこのデータを書込む。

ここで、フアームウエアはシフトインデータ上
の書込みレジスタ１０２，２０２のデータと、ア
ドレスレジスタ１０３のデータとをフアームウエ
アメモリ上で変更し、上記の手順によりメモリα
に書込みを行う。したがつて、複数のパツケージ
に分割されたメモリの書込みを行うときにはフア
ームウエアによりシフトパスを介して書込みを行
うメモリのアドレスごとにパツケージ単位にシフ
トインデータをシフトデータメモリ６に格納し、
シフトインして関連パツケージに書込みパルスを
供給する。このとき、シフトパスを介して行うメ
モリのアドレス動作ごとに変更されるシフトイン
データは、書込みデータとアドレスデータとに限
られ、他のシフトインデータは常に同一のデータ
に保たれたままである。フアームウエアは、この
同一のシフトインデータをシフトパスを介して書
込みを行うメモリのアドレスごとにシフトデータ
メモリ６にシフトインデータとして格納しなけれ
ばならない。このため、フアームウエアの負担が
大きくなり、診断や初期設定などの実行時間が大
幅に長くなるという欠点があつた。

（発明の目的） 本発明の目的は、シフトパスを介して診断情報
の書込み／読出し、あるいは初期設定データの書
込みなどを行う情報処理装置において、複数パツ
ケージに分割されたメモリの書込みを行うときに
シフトデータメモリとは別に編集用データメモリ
を設けるとともに、さらにシフトデータメモリに
対して複数パツケージのシフトインデータを格納
するため、シフトアドレスレジスタの更新回数を
カウントするためのシフトアドレスカウンタを設
け、これによつてシフトデータメモリに対して複
数パツケージのシフトインデータに関する基礎デ
ータを格納し、シフトパスを介して編集用データ
メモリに対して書込みを行うメモリアドレスごと
に変更されるシフトインデータの書込みデータと
アドレスデータとを格納し、シフトパスを介して
書込みを行うメモリアドレスごとに編集用データ
メモリに格納されている書込みデータとアドレス
データとをシフトデータメモリ上の各パツケージ
のシフトインデータの基礎データの該当エリアに
格納してシフトインすることにより上記欠点を解
決し、フアームウエアの負担を少なくすると共
に、診断や初期設定などに要する実行時間を大幅
に短縮した情報処理装置を提供することにある。

（発明の構成） 本発明による情報処理装置は、シフトパスを介
して診断情報の書込みと読出しとを行うものであ
り、シフトデータメモリと、編集用データメモリ
と、シフトアドレスレジスタと、シフトアドレス
カウンタと、形式変換シフトレジスタと、シフト
カウンタと、シフト制御回路とを具備して構成し
たものである。

シフトデータメモリは読出し／書込みデータを
含むシフトデータを格納するためのものである。

編集用データメモリは上記シフトデータのうち
から、編集データを選択的に格納するためのもの
である。

シフトアドレスレジスタは、シフトデータメモ
リと編集用データメモリとの現在実行中の番地を
保持するためのものである。

シフトアドレスカウンタは、シフトアドレスレ
ジスタの更新回数をカウントするためのももので
ある。

形式変換シフトレジスタは、シフトデータメモ
リと編集用データメモリとに格納されている書込
みデータをバイトパラレル形式からビツトシリア
ル形式に変換し、さらにシフトデータメモリと編
集用データメモリとに格納されている読出しデー
タをビツトシリアル形式からバイトパラレル形式
に変換するためのものである。

シフトカウンタは、シフトレジスタのシフト回
数をカウントするためのものである。

シフト制御回路は、シフトアドレスカウンタの
出力を使用し、シフト動作の制御を行うためのも
のである。

（実施例） 次に本発明について図面を参照して詳細に説明
する。

本発明による情報処理装置の一実施例を示す第
３図において、６はシフトデータを格納するため
のシフトデータメモリ、７はシフトデータのなか
で編集データを格納するための編集用データメモ
リ、２はシフトデータメモリ６と編集用データメ
モリ７との実行中の格納番地を指示するためのシ
フトアドレスレジスタ、３はシフトアドレスレジ
スタ２の更新回数をカウントするためのシフトア
ドレスカウンタ、４はシフトアドレスカウンタ３
の０検出を行うための比較回路、５はシフトデー
タメモリ６の内容か、あるいは編集用データメモ
リ７の内容かを選択するための第１の選択回路、
１０はシフトデータメモリ６と編集用データメモ
リ７とに格納された書込みデータをそれぞれバイ
トパラレル形式からビツトシリアル形式に、また
読出しデータをそれぞれビツトシリアル形式から
バイトパラレル形式に変換するための形式変換シ
フトレジスタ、９は形式変換シフトレジスタ１０
に格納された書込みデータを選択するための第２
の選択回路、１は形式変換シフトレジスタ１０に
格納されたシフト回数をカウントするためのシフ
トカウンタ、８はシフト動作の制御を行うための
シフト制御回路である。

シフトカウンタ１と、シフトアドレスレジスタ
２と、シフトストツプアドレスレジスタ３と、形
式変換シフトレジスタ１０とに対するフアームウ
エアからの書込みはバス２０を経由して行われ
る。形式変換シフトレジスタ１０からのデータの
読出しもバス２０を経由して行われる。各パツケ
ージへのシフトインデータSIとしては、シフトデ
ータメモリ６の内容が送出される。また、各パツ
ケージからのシフトアウトデータSOは、シフト
データメモリ６の内容か、あるいは編集用データ
メモリ７の内容かを選択するための選択回路５を
経由してシフトデータメモリ６に書込まれる。

２枚のパツケージＡ、Ｂに分割されたシフトバ
スを介して書込みを行うことができるメモリαに
対して書込みを行う場合には、最初にフアームウ
エアは１枚目のパツケージＡへのシフトインデー
タに関する基礎データを形式変換シフトレジスタ
１０に格納し、シフトデータメモリ６の先頭アド
レスをシフトアドレスレジスタ２にセツトする。
また、パツケージＡにおけるシフトインデータの
ビツト数から１を減分した値をシフトアドレスカ
ウンタ３にセツトする。そこで、シフト回数をシ
フトカウンタ１にセツトし、シフト制御回路８が
フアームウエアにより起動されると、第１の選択
回路５を経由してシフトデータメモリ６へ形式変
換シフトレジスタ１０上のパツケージＡにおける
シフトインデータに関する基礎データの先頭の１
ビツトを格納する。そこで、シフトカウンタ１の
内容を１だけ減分すると共に、シフトアドレスレ
ジスタ２の内容を１だけ減分する。さらに、シフ
トアドレスカウンタ３の内容も１だけ減分する。
減分されたシフトアドレスレジスタ２の内容によ
り指示されたシフトデータメモリ６のアドレスに
対して形式変換シフトレジスタ１０上のパツケー
ジＡにおけるシフトインデータに関する基礎デー
タの２ビツト目を第１の選択回路５を経由して格
納する。そこで、再度、シフトカウンタ１の内容
とシフトアドレスレジスタ２の内容とが１だけ減
分される。また、シフトアドレスカウンタ３の内
容も１だけ減分される。この動作をシフトカウン
タ１の内容が０、またはシフトアドレスカウンタ
３の内容が０になるまで繰返す。

シフトカウンタ１の内容が０になつて、シフト
アドレスカウンタ３の内容が未だ０になつていな
い場合にはパツケージＡにおけるシフトインデー
タのすべてがシフトデータメモリ６に格納されて
いない。したがつて、フアームウエアにより再度
形式変換シフトレジスタ１０に対してパツケージ
Ａにおけるシフトインデータの残りを格納し、シ
フトカウンタ１に対してシフト回数をセツトして
シフト制御回路８を起動させる。

シフトアドレスカウンタ３の内容が０になつた
場合には、パツケージＡにおけるシフトインデー
タに関する基礎データがシフトデータメモリ６に
すべて格納される。次に、フアームウエアは２枚
目のパツケージＢにおけるシフトインデータに関
する基礎データをシフトデータメモリ６に対して
格納する。この場合、シフトアドレスレジスタ２
にはパツケージＡにおけるシフトインデータが格
納されているアドレス値の次のアドレス値をセツ
トする。シフトアドレスカウンタ３にはパツケー
ジＢにおけるシフトインデータのビツト数から１
だけ減分した値をセツトする。そこで、シフトカ
ウンタ１にはシフト回数をセツトし、パツケージ
Ａと同様にシフト制御回路８を起動させる。シフ
トストツプアドレスレジスタ３の内容とシフトア
ドレスレジスタ２の内容とが一致し終ると、シフ
トデータメモリ６に対して、パツケージＡとパツ
ケージＢとにおけるシフトインデータに関する基
礎データがすべて格納されたことになる。

次にシフトパスを介して書込みを行うことがで
きるメモリαに対してデータを書込むため、パツ
ケージＡとパツケージＢとにおけるシフトインデ
ータのなかで必要な書込みデータと、アドレスデ
ータと、制御データ群とを編集用データメモリに
格納する。この場合にも、シフトデータメモリ６
に対してパツケージＡとパツケージＢとにおける
シフトインデータに関する基礎データを格納した
場合と同様な手順により格納を行う。編集用デー
タメモリ７に対してシフトパスを介して書込みを
行うことができるメモリαの書込みデータと、ア
ドレスデータと、制御データ群とが格納されると
次にこの編集用データメモリ７から書込みデータ
と、アドレスデータと、制御データとがシフトデ
ータメモリ６上のパツケージＡとパツケージＢと
におけるシフトインデータに関する基礎データの
ための該当エリアに対して転送される。

この転送の手順は次のようにして行われる。ま
ず、パツケージＡのアドレスレジスタ１０３のデ
ータエリアに対して編集用データメモリ７からパ
ツケージＡにおけるアドレスデータ群の一つのア
ドレスデータが転送される。シフトアドレスレジ
スタ２に対して編集用データメモリ７からパツケ
ージＡにおけるアドレスデータ群の先頭アドレス
がセツトされ、パツケージＡにおけるアドレスデ
ータのビツト数から１だけ減分した値がシフトア
ドレスカウンタ３にセツトされ、シフトカウンタ
１に対してシフト回数がセツトされる。そこで、
シフト制御回路８が起動する。これにより第２の
選択回路９を経由して形式変換シフトレジスタ１
０に編集用データメモリ７からアドレスデータの
先頭ビツトが転送される。そこで、フアームウエ
アはシフトカウンタ１の内容を１だけ減分すると
共に、シフトアドレスレジスタ２の内容を１だけ
減分する。このとき、シフトアドレスカウンタ３
の内容も１だけ減分する。減分されたシフトアド
レスレジスタ２の内容により指示された編集用デ
ータメモリ７の内容が第２の選択回路９を経由し
て形式変換シフトレジスタ１０へアドレスデータ
の２ビツト目として転送される。その後に再度シ
フトカウンタ１の内容と、シフトアドレスレジス
タ２の内容と、シフトアドレスカウンタ３の内容
とが１だけ減分される。この動作は、シフトアド
レスカウンタ３の内容が０になるまで繰返され
る。シフトアドレスカウンタ３の内容が０になつ
た場合には、編集用データメモリ７からパツケー
ジＡにおけるアドレスデータ群の一つのアドレス
データがシフトデータメモリ６に対して転送され
たことになる。

同様な手順によりフアームウエアは編集用デー
タメモリ７からパツケージＡにおける書込みデー
タ群の一つの書込みデータと制御データとをシフ
トデータメモリ６に対して転送する。次に編集用
データメモリ７からパツケージＢにおける書込み
データ群の一つの書込データと制御データとをシ
フトデータメモリ６に対して同様の方法により転
送する。

フアームウエアによりパツケージＡとパツケー
ジＢとのシフトインデータがシフトデータメモリ
６に準備されると、それぞれのパツケージに対し
てシフトインが行われる。この場合の手順は、次
のようにして行われる。最初に、パツケージＡに
シフトインするためには、シフトアドレスレジス
タ２にシフトデータメモリ６からパツケージＡに
おけるシフトインデータの先頭アドレスがセツト
され、シフトアドレスカウンタ３に対してパツケ
ージＡにおけるシフトインデータのビツト数から
１だけ減分した値がされる。そこで、シフト制御
回路８が起動し、パツケージＡにシフトインが行
われる。シフトイン動作は、シフトアドレスカウ
ンタ３の内容が０になるまで行われる。次にパツ
ケージＢに対しても同様な手順によりシフトイン
が行われる。

フアームウエアによりパツケージＡとパツケー
ジＢとに対してシフトインが開始されると、それ
ぞれのパツケージに対して書込みパルスが供給さ
れ、シフトパスを介して書込みを行うことができ
るメモリαに対して、パツケージＡとパツケージ
Ｂとにおける書込みレジスタ１０２，２０２から
データが書込まれる。シフトパスを介して書込み
を行うことができるメモリαの次のアドレスへ書
込みを行うためには、編集用データメモリからパ
ツケージＡにおける書込みデータ群のなかの次の
書込みデータと、アドレスデータ群のなかの次の
アドレスデータと、パツケージＢにおける書込み
データ群のなかの次の書込みデータとをシフトデ
ータメモリ６に転送し、さらに、これらのデータ
をパツケージＡとパツケージＢとにシフトインし
て書込みパルスを供給する。

編集用データメモリ７により用意されたパツケ
ージＡにおける書込みデータ群のなかの書込みデ
ータと、アドレスデータ群のなかのアドレスデー
タと、パツケージＢにおける書込みデータ群のな
かの書込みデータとのすべては、上記の手順によ
りシフトデータメモリ６に対して転送される。次
にこれらのデータはパツケージＡとパツケージＢ
とに対してシフトインされ、書込みパルスを供給
することによつてシフトパスを介して書込みを行
うことができるメモリαに書込まれ、そこで、書
込み動作が終了する。

このようにすると、フアームウエアにより書込
みを行うメモリの分割状態を示すテーブルを用意
し、各パツケージの基礎データを１回だけシフト
データメモリ６へ格納し、書込みを行うためのメ
モリへの書込みデータ群と、アドレスデータ群と
制御データ群とを編集用データメモリ７に用意す
ることにより、複数のパツケージに分割されたメ
モリの書込みを行うことが可能であり、フアーム
ウエアの負担が大幅に減少すると共に、実行時間
も大幅に短縮するわけである。

（発明の効果） 本発明には以上説明したように、編集用データ
メモリと、シフトアドレスカウンタとを設けて構
成することによりシフトパスを介して読出し／書
込みなどを行うことができるメモリが複数のパツ
ケージに分割されていても、各パツケージに含ま
れている基礎データのシフトデータメモリへの格
納が１回だけですみ、そのため、フアームウエア
の負担が軽減すると共に、実行時間も短縮できる
という効果がある。

【図面の簡単な説明】

第１図は、従来方式による情報処理装置の一例
を示すブロツク図である。第２図は、第１図に示
す情報処理装置における複数のパツケージに分割
されたメモリへのデータの書込みの流れを示す系
統図である。第３図は、本発明により第１図の情
報処理装置を改善した一実施例を示すブロツク図
である。第４図は、第３図に示す情報処理装置に
おける複数のパツケージに分割されたメモリへの
データの書込みの流れを示す系統図である。 １……シフトカウンタ、２……シフトアドレス
レジスタ、３……シフトアドレスカウンタ、４…
…比較回路、５，９……選択回路、６……シフト
データメモリ、７……編集用データメモリ、８…
…シフト制御回路、１０……形式変換シフトレジ
スタ、１０１，２０１……制御レジスタ、１０
２，２０２……書込みレジスタ、１０３……アド
レスレジスタ、１０４，２０４……読出しレジス
タ、２０……バス。

Claims (1)

【特許請求の範囲】
1. １ シフトパスを介して診断情報の書込みと読出
   しとを行う情報処理装置において、読出し／書込
   みデータを含むシフトデータを格納するためのシ
   フトデータメモリと、前記読出し／書込みデータ
   を含む前記シフトデータのうちから編集データを
   選択的に格納するための編集用データメモリと、
   前記シフトデータメモリと前記編集用データメモ
   リとにおける現在実行中の番地を保持するための
   シフトアドレスレジスタと、前記シフトアドレス
   レジスタの更新回数をカウントするためのアドレ
   スカウンタと、前記シフトデータメモリと前記編
   集用データメモリとに格納された前記書込みデー
   タをバイトパラレル形式からビツトシリアル形式
   に変換し、さらに前記シフトデータメモリと前記
   編集用データメモリとに格納された前記読出しデ
   ータをビツトシリアル形式からバイトパラレル形
   式に変換するための形式変換シフトレジスタと、
   前記形式変換シフトレジスタのシフト回数をカウ
   ントするためのシフトカウンタと、前記シフトア
   ドレスカウンタの出力を使用してシフト動作の制
   御を行うためのシフト制御回路とを具備して構成
   したことを特徴とする情報処理装置。