JPS61134848A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS61134848A JPS61134848A JP59257199A JP25719984A JPS61134848A JP S61134848 A JPS61134848 A JP S61134848A JP 59257199 A JP59257199 A JP 59257199A JP 25719984 A JP25719984 A JP 25719984A JP S61134848 A JPS61134848 A JP S61134848A
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- JP
- Japan
- Prior art keywords
- circuit
- selection
- output
- error correction
- function
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/165—Error detection by comparing the output of redundant processing systems with continued operation after detection of the error
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は多重構成を採った機能回路を含んだ集積回路に
関する屯ので、特に各機能プロ、りをシフトパスレジス
タによシ切換制御する集積回路に関するものである。
関する屯ので、特に各機能プロ、りをシフトパスレジス
タによシ切換制御する集積回路に関するものである。
（従来の技術）
近年エレクトロニクス分野における技術の進展はめざま
しく、その大きな要因として集積回路の高密度化が挙げ
られる。このような傾向は年々強くなシ、特にプンピー
ータ分野では比較的集積化しやすい機能回路を含む機能
プロ、りを大規模集積回路（ＬＳＩ）ＫすることＫよシ
、装置の小型化及び性能向上を図っている。
しく、その大きな要因として集積回路の高密度化が挙げ
られる。このような傾向は年々強くなシ、特にプンピー
ータ分野では比較的集積化しやすい機能回路を含む機能
プロ、りを大規模集積回路（ＬＳＩ）ＫすることＫよシ
、装置の小型化及び性能向上を図っている。
このように集積回路が大規模化するにつれ、製造プロセ
スにおいて良品といえる集積回路が生産される割合、即
ち歩留シが問題となってきている。
スにおいて良品といえる集積回路が生産される割合、即
ち歩留シが問題となってきている。
いかに大規模な集積回路を設計しても、実際に使用可能
なチップがわずかしか生産できなければ。
なチップがわずかしか生産できなければ。
コスト高を招く結果となる。然るに集積回路の大規模化
によシ１つの集積回路に収容し得るゲート数の増大とと
もに、チップ上の面積が広がシ、種々さまざまな欠陥が
混入する可能性が高くなシ。
によシ１つの集積回路に収容し得るゲート数の増大とと
もに、チップ上の面積が広がシ、種々さまざまな欠陥が
混入する可能性が高くなシ。
結果として歩留シの低下を招き易くなるという欠点がめ
った。
った。
さらにチップ上に故障が発生しても、故障修復時間をで
きるだけ短くする上で、チップ交換をせずＫかつ容易に
修復可能な回路構成を採用することが望まれている。特
に大規模集積回路の故障は装置全体に対する影響が大き
くなるため、ややもすると信頼性上問題となるという欠
点があった。
きるだけ短くする上で、チップ交換をせずＫかつ容易に
修復可能な回路構成を採用することが望まれている。特
に大規模集積回路の故障は装置全体に対する影響が大き
くなるため、ややもすると信頼性上問題となるという欠
点があった。
（発明が解決しようとする問題点）
本発明の目的は、上記の欠点、すなわち集積回路の歩留
りの低下および故障修復の時間が長くなるという問題点
を解決した集積回路を提供することにある。
りの低下および故障修復の時間が長くなるという問題点
を解決した集積回路を提供することにある。
（問題点を解決するための手段）
本発明は上述の問題点を解決するために、同一機能をも
つ２つ以上の複数の機能プロ、りと、これらの複数の機
能プロ、りの出力を切換える単一の選択回路とが縦続接
続され、これら各々の選択回路を制御して選択経路をき
める選択制御手段を有し、かつこれらの選択制御手段が
誤り訂正手段ヲ含んだシフトパスで接続される一連のシ
フトレジスタを形成する構成を採用するものである。
つ２つ以上の複数の機能プロ、りと、これらの複数の機
能プロ、りの出力を切換える単一の選択回路とが縦続接
続され、これら各々の選択回路を制御して選択経路をき
める選択制御手段を有し、かつこれらの選択制御手段が
誤り訂正手段ヲ含んだシフトパスで接続される一連のシ
フトレジスタを形成する構成を採用するものである。
（作用）
本発明は上述のように構成したので、シフトレジスタの
入力に任意の値をインプットすることによって、各段の
複数の同一機能ブロックの内の１つずつをその段の選択
回路が選択することができ、不良の機能プロ、りがあれ
ば、これを正常な機能プロ、りに切換えて集積回路の正
常性が確保される。更に選択制御回路に誤り訂正手段が
設けられているため、選択制御回路の一部に欠陥が生じ
ても、誤り訂正回路により正しい値がシフトパスに送出
され、正常な機能が得られるものである。
入力に任意の値をインプットすることによって、各段の
複数の同一機能ブロックの内の１つずつをその段の選択
回路が選択することができ、不良の機能プロ、りがあれ
ば、これを正常な機能プロ、りに切換えて集積回路の正
常性が確保される。更に選択制御回路に誤り訂正手段が
設けられているため、選択制御回路の一部に欠陥が生じ
ても、誤り訂正回路により正しい値がシフトパスに送出
され、正常な機能が得られるものである。
（実施例）
次に本発明の実施例について図面を参照して説明する。
４よ。−！ｍＮＪ□ッ。、２６、オ第、□ １
参照すると、本発明の集積回路は機能プロ、り２０．２
」、４０．４１ と、選択回路１０．３０と、これら
選択回路ｔｏ、３０の各々に入力信号８１゜Ｓ２を供給
するための制御手段であるツリ、プッロップ群Ｋｌ、Ｒ
２と、誤り訂正手段Ｅｌ、Ｅ２とからなっている。機能
ブロック２０と２１，４０ｔ！＝４１はそれぞれ同一機
能を持った二重構成となっている。ｌＯ及び３０はそれ
ぞれ信号線１００及び１０１゜２００及び２０！に対す
る選択回路、Ｒｒ 、Ｒ２は前記選択回路ｔｏ、３０に
対する選択制御用ツリツブ７０ツブ、Ｅｌ、Ｒ２はこの
ツリ、ラフ０．プＲ１゜Ｒ２に対する誤り訂正回路であ
る。誤り訂正回路Ｅ１の出力ＳＬは、前記選択回路１０
を制御し。
参照すると、本発明の集積回路は機能プロ、り２０．２
」、４０．４１ と、選択回路１０．３０と、これら
選択回路ｔｏ、３０の各々に入力信号８１゜Ｓ２を供給
するための制御手段であるツリ、プッロップ群Ｋｌ、Ｒ
２と、誤り訂正手段Ｅｌ、Ｅ２とからなっている。機能
ブロック２０と２１，４０ｔ！＝４１はそれぞれ同一機
能を持った二重構成となっている。ｌＯ及び３０はそれ
ぞれ信号線１００及び１０１゜２００及び２０！に対す
る選択回路、Ｒｒ 、Ｒ２は前記選択回路ｔｏ、３０に
対する選択制御用ツリツブ７０ツブ、Ｅｌ、Ｒ２はこの
ツリ、ラフ０．プＲ１゜Ｒ２に対する誤り訂正回路であ
る。誤り訂正回路Ｅ１の出力ＳＬは、前記選択回路１０
を制御し。
入力線ｌＯＯと１旧のどちらかを選択する。またｌＩシ
訂正回路Ｅ２の出力Ｓ２は前記選択回路３゜を制御し、
機能プロ、り２０及び２１の出力２００と２０１のどち
らかを選択する。前記選択回路、ｉ。
訂正回路Ｅ２の出力Ｓ２は前記選択回路３゜を制御し、
機能プロ、り２０及び２１の出力２００と２０１のどち
らかを選択する。前記選択回路、ｉ。
の出力１０２は機能ブロック２０及び２１に、一方選択
回路３０の出力２０２は機能プロ、り４゜及び４１に共
通に接続される。機能ブロック４゜及び４１の出力４０
０及び４０１は各々次の段の同様な構成を持つ選択回路
への入力信号となる。前記選択制御用クリップ７０ツブ
Ｒ１，Ｒ２は、誤り訂正回路Ｅ ｌ 、Ｒ２を介してシ
フトパス８Ｐｔ 、 ８Ｐ２゜８Ｐ３によ多接続される
。
回路３０の出力２０２は機能プロ、り４゜及び４１に共
通に接続される。機能ブロック４゜及び４１の出力４０
０及び４０１は各々次の段の同様な構成を持つ選択回路
への入力信号となる。前記選択制御用クリップ７０ツブ
Ｒ１，Ｒ２は、誤り訂正回路Ｅ ｌ 、Ｒ２を介してシ
フトパス８Ｐｔ 、 ８Ｐ２゜８Ｐ３によ多接続される
。
第２図は第１図における選択制御用７リツプフロツプ及
び誤り訂正回路の部分を詳細に示したブロック図であ’
）ｓ”１ｍＦ２及びＦ３は選択制御用フリ、プフロ、プ
で三重化されている。これらの７リツプ７０ツブＦｌ、
Ｆ２及びＦ３には前段の７リツプフロツプからのシフト
パス８Ｐｌが共通に接続され、同時に同じ値がセットさ
れる。誤り訂正回路Ｅ１は、論理積ゲートＧｌ 、Ｇ２
．Ｇ３及び論理和ゲー）Ｇ４で構成される。第１表は前
記誤り訂正回路Ｅ１の動作を示す真理値表であシ、多数
決論理を意味している。即ち誤り訂正回路Ｅ１の出力Ｓ
１及び８Ｐ２は、フリップフロ、プＦ１゜Ｆ２．Ｆ’３
の値の内２個以上同じ値を持つ場合、その値を正しいも
のと判断する。
び誤り訂正回路の部分を詳細に示したブロック図であ’
）ｓ”１ｍＦ２及びＦ３は選択制御用フリ、プフロ、プ
で三重化されている。これらの７リツプ７０ツブＦｌ、
Ｆ２及びＦ３には前段の７リツプフロツプからのシフト
パス８Ｐｌが共通に接続され、同時に同じ値がセットさ
れる。誤り訂正回路Ｅ１は、論理積ゲートＧｌ 、Ｇ２
．Ｇ３及び論理和ゲー）Ｇ４で構成される。第１表は前
記誤り訂正回路Ｅ１の動作を示す真理値表であシ、多数
決論理を意味している。即ち誤り訂正回路Ｅ１の出力Ｓ
１及び８Ｐ２は、フリップフロ、プＦ１゜Ｆ２．Ｆ’３
の値の内２個以上同じ値を持つ場合、その値を正しいも
のと判断する。
第 １ 表
Ｅｌの出力の信号線Ｓｌは選択回路１０に接続されて選
択制御を行ない、一方信号線ＳＰ２はシフトパスとして
次段の３個の選択制御用フリップフロ、プに接続される
。通常選択制御用フリップフロ、プＲｌ 、Ｒ２内のフ
リ、プフロップを１個にしてシフトパスを構成した場合
、この７す、プフロップに欠陥が生じると、この７す、
プ７０．プより後段のフリ、プフロ、プの内容が破壊さ
れてしまう。然るに本発明の回路構成にすると、１個の
フリ、プフロ、プに欠陥が生じても、誤り訂正回路によ
り正しい値をシフトパスに送出するため、正常に機能し
得ることになる。
択制御を行ない、一方信号線ＳＰ２はシフトパスとして
次段の３個の選択制御用フリップフロ、プに接続される
。通常選択制御用フリップフロ、プＲｌ 、Ｒ２内のフ
リ、プフロップを１個にしてシフトパスを構成した場合
、この７す、プフロップに欠陥が生じると、この７す、
プ７０．プより後段のフリ、プフロ、プの内容が破壊さ
れてしまう。然るに本発明の回路構成にすると、１個の
フリ、プフロ、プに欠陥が生じても、誤り訂正回路によ
り正しい値をシフトパスに送出するため、正常に機能し
得ることになる。
以上に説明したように、選択制御用フリップフロ、プＲ
１，Ｒ２，・・・・・・は１つのシフトレジスタを構成
している。従って外部からシフトパスを介して一連のシ
フトレジスタに順次データを挿入することによシ、前記
選択回路１０及び３０の切換えは任意に設定可能となる
。
１，Ｒ２，・・・・・・は１つのシフトレジスタを構成
している。従って外部からシフトパスを介して一連のシ
フトレジスタに順次データを挿入することによシ、前記
選択回路１０及び３０の切換えは任意に設定可能となる
。
例えば選択回路ｌＯは選択線ＳＬが＠０”のとき信号線
１００を選択し、″１”のとき信号線１０１を選択する
ものとする。同様に選択回路３０は選択線Ｓ２が＠０″
のとき機能プロ、り２０の出力２００を選択し、＠１”
のとき機能プロ、り２１の出力 １２０１
を選択するものとする。このような回路構成の集積回路
において、正常時にはシフトパスを介してシフトレジス
タに任意の値例えば＠００”をフットインしておく。こ
の状態では信号線１００と機能ブロック２０とが有効な
ものとして使用されていることになる。このようなケー
スにおいて、機能ブロック２０に何らかの欠陥が生じ回
路の恵鯵＄正常性が失なわれた場合１選択回路３０に対
する選択制御用ツリ、プフロップＲ２の内容を＠″ｌ”
に設定し直すことによシ、正常力機能プロ、り２１の出
力パス２０１が有効化され、集積回路として正常に機能
し得るものとなる。即ちタフトレジスタに対する入力デ
ータをａ００”から＠０１”に変更するだけで良く、何
ら回路を変更する必要性がない。更に選択制御用フリッ
プフロップＲ１，Ｒ２は内部で三重化され、かつ誤り訂
正回路Ｅｌ、Ｅ２が付加されているため、Ｒ１，几２内
の１個の７リツプフロツプが故障しても何ら動作には影
響を与えらに大きな回路を構成する集積回路の一実施例
を示す図である。第３図において、１と２，３と４゜５
と６．及び７と８は各々同一機能を持つ機能ブロック、
ＳＬ１〜８Ｌ４は選択回路、ＲＧＩ〜Ｂ、Ｇ４は前記選
択回路８Ｌｒ−８Ｌ４の各々に対する選択制御用フリッ
プ７０ツブ、ＥＣＩ〜ＢＣ４は前記選択制御用フリ、プ
フロ、プに対する誤り訂正回路であシ、前記選択制御用
フリップフロ、プはすべて誤り訂正回路を介してシフト
パスで接続され、１個のシフトレジスタを形成している
。
１００を選択し、″１”のとき信号線１０１を選択する
ものとする。同様に選択回路３０は選択線Ｓ２が＠０″
のとき機能プロ、り２０の出力２００を選択し、＠１”
のとき機能プロ、り２１の出力 １２０１
を選択するものとする。このような回路構成の集積回路
において、正常時にはシフトパスを介してシフトレジス
タに任意の値例えば＠００”をフットインしておく。こ
の状態では信号線１００と機能ブロック２０とが有効な
ものとして使用されていることになる。このようなケー
スにおいて、機能ブロック２０に何らかの欠陥が生じ回
路の恵鯵＄正常性が失なわれた場合１選択回路３０に対
する選択制御用ツリ、プフロップＲ２の内容を＠″ｌ”
に設定し直すことによシ、正常力機能プロ、り２１の出
力パス２０１が有効化され、集積回路として正常に機能
し得るものとなる。即ちタフトレジスタに対する入力デ
ータをａ００”から＠０１”に変更するだけで良く、何
ら回路を変更する必要性がない。更に選択制御用フリッ
プフロップＲ１，Ｒ２は内部で三重化され、かつ誤り訂
正回路Ｅｌ、Ｅ２が付加されているため、Ｒ１，几２内
の１個の７リツプフロツプが故障しても何ら動作には影
響を与えらに大きな回路を構成する集積回路の一実施例
を示す図である。第３図において、１と２，３と４゜５
と６．及び７と８は各々同一機能を持つ機能ブロック、
ＳＬ１〜８Ｌ４は選択回路、ＲＧＩ〜Ｂ、Ｇ４は前記選
択回路８Ｌｒ−８Ｌ４の各々に対する選択制御用フリッ
プ７０ツブ、ＥＣＩ〜ＢＣ４は前記選択制御用フリ、プ
フロ、プに対する誤り訂正回路であシ、前記選択制御用
フリップフロ、プはすべて誤り訂正回路を介してシフト
パスで接続され、１個のシフトレジスタを形成している
。
このような回路構成において、例えば機能プロ、り３及
び６にそれぞれ欠陥が生じた場合、選択制御用ツリツブ
フロップへのシフトインデータを変更するだけで全く正
常な集積回路として動作させ為ことができる。即ち同一
機能ブロックの両方共に欠陥が生じた場合、又は選択制
御用ツリツブフロップ内の７リツンフロ、プの内で２個
以上のフリ、プフロ、プに欠陥が生じた場合、又は誤り
訂正回路自身に欠陥が生じた場合等を除けば、か１）の
欠陥の発生に対し容易に修復可能となる。
び６にそれぞれ欠陥が生じた場合、選択制御用ツリツブ
フロップへのシフトインデータを変更するだけで全く正
常な集積回路として動作させ為ことができる。即ち同一
機能ブロックの両方共に欠陥が生じた場合、又は選択制
御用ツリツブフロップ内の７リツンフロ、プの内で２個
以上のフリ、プフロ、プに欠陥が生じた場合、又は誤り
訂正回路自身に欠陥が生じた場合等を除けば、か１）の
欠陥の発生に対し容易に修復可能となる。
上記欠陥が発生する確率は現実に社非常に小さいため、
本発明の回路栴成拡極めて信頼性轢高いと言える。更に
本発明の回路ではシフトレジスタを使用するため、入出
力ピンの不足を補なう手段としても有効となる。
本発明の回路栴成拡極めて信頼性轢高いと言える。更に
本発明の回路ではシフトレジスタを使用するため、入出
力ピンの不足を補なう手段としても有効となる。
なお、本実施例においては、各段の同一機能ブロックは
各２個であり、誤り訂正回路のフリ、ラフ０ツ１群は各
３個となっているが、より多い複数の場合においても同
様に説明される。
各２個であり、誤り訂正回路のフリ、ラフ０ツ１群は各
３個となっているが、より多い複数の場合においても同
様に説明される。
（発明の効果）
以上に説明したように１本発明によれば、機能ブロック
を多重化した冗長性のある集積回路において、その機能
プロ、りへの選択回路に対する選択制御を誤り訂正回路
を有するシフトレジスタで構成することによシ、機能プ
ロ、り及びシフトレジスタに欠陥が生じても、極めて高
い確率でその集積回路は正常に機能し得るため、歩留り
、信頼性及び保守性等の向上を期待できるという効果が
ある。
を多重化した冗長性のある集積回路において、その機能
プロ、りへの選択回路に対する選択制御を誤り訂正回路
を有するシフトレジスタで構成することによシ、機能プ
ロ、り及びシフトレジスタに欠陥が生じても、極めて高
い確率でその集積回路は正常に機能し得るため、歩留り
、信頼性及び保守性等の向上を期待できるという効果が
ある。
第」図は本発明の一実施例を示すブロック図、第２図は
第１図で示した選択制御手段及び誤り訂正手段の内容を
示したブロック図、第３図は第り図で示したプロ、りを
縦続接続した大規模集積回路の一実施例を示すプロ、り
図である。 ｌＯ〜３０．ＳＬｔ〜４・・・・・・選択回路、Ｒ，ｌ
、Ｒ２゜几Ｇ１〜４・−・・・・選択制御用ツリ、プフ
ロップ、Ｅｌ、Ｒ２，ＥＣＬ〜４・・・・−・誤り訂正
回路、２０，２１゜４０．４１．Ｌ〜Ｂ・・・・・・機
能プロ、り％Ｆ１〜３・・・・・・ツリップツロ、プ、
Ｇｌ〜３・・・−・論理積ゲート、Ｇ４・・・・・・論
理和ゲート、ｓｐｔ〜３・・・・・・シフトパス線、８
１ 、８２・・・・・・選択線、１００〜１０２ 、２
００〜２０２．４００．４０１・・・・・・データ線。 芥 ｌＷＪ 第 ２ 図 箒３Ｔ！！！Ｊ
第１図で示した選択制御手段及び誤り訂正手段の内容を
示したブロック図、第３図は第り図で示したプロ、りを
縦続接続した大規模集積回路の一実施例を示すプロ、り
図である。 ｌＯ〜３０．ＳＬｔ〜４・・・・・・選択回路、Ｒ，ｌ
、Ｒ２゜几Ｇ１〜４・−・・・・選択制御用ツリ、プフ
ロップ、Ｅｌ、Ｒ２，ＥＣＬ〜４・・・・−・誤り訂正
回路、２０，２１゜４０．４１．Ｌ〜Ｂ・・・・・・機
能プロ、り％Ｆ１〜３・・・・・・ツリップツロ、プ、
Ｇｌ〜３・・・−・論理積ゲート、Ｇ４・・・・・・論
理和ゲート、ｓｐｔ〜３・・・・・・シフトパス線、８
１ 、８２・・・・・・選択線、１００〜１０２ 、２
００〜２０２．４００．４０１・・・・・・データ線。 芥 ｌＷＪ 第 ２ 図 箒３Ｔ！！！Ｊ
Claims (1)
- 同一機能を有する複数の機能ブロックと、これらの複
数の機能ブロックからの出力を切換える単一の選択回路
とが順次縦続接続される集積回路であって、前記各々の
選択回路を制御し選択経路を決定させる選択制御手段を
有し、かつ前記選択制御手段が誤り訂正手段を含んだシ
フトパスで接続されたシフトレジスタで構成されている
ことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257199A JPS61134848A (ja) | 1984-12-05 | 1984-12-05 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257199A JPS61134848A (ja) | 1984-12-05 | 1984-12-05 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134848A true JPS61134848A (ja) | 1986-06-21 |
Family
ID=17303055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59257199A Pending JPS61134848A (ja) | 1984-12-05 | 1984-12-05 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134848A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068484A (ja) * | 1973-10-19 | 1975-06-07 | ||
| JPS59211148A (ja) * | 1983-05-17 | 1984-11-29 | Nec Corp | 情報処理装置 |
-
1984
- 1984-12-05 JP JP59257199A patent/JPS61134848A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068484A (ja) * | 1973-10-19 | 1975-06-07 | ||
| JPS59211148A (ja) * | 1983-05-17 | 1984-11-29 | Nec Corp | 情報処理装置 |
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