JPS59218031A - 組合せ論理形の信号処理回路 - Google Patents
組合せ論理形の信号処理回路Info
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- JPS59218031A JPS59218031A JP9146383A JP9146383A JPS59218031A JP S59218031 A JPS59218031 A JP S59218031A JP 9146383 A JP9146383 A JP 9146383A JP 9146383 A JP9146383 A JP 9146383A JP S59218031 A JPS59218031 A JP S59218031A
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、乗数演算と同時にフィルタリングができる
ようにした組合せ論理形の信号処理回路に関するもので
ある。
ようにした組合せ論理形の信号処理回路に関するもので
ある。
論理形の信号処理回路の代表的なものとしては、例えば
アナジグ信号をサンプリングによってデジタル信号に変
換し、信号処理回路うデジタルフィルタがあるが、従来
のが瓦るデジタルフィルタはｌ信号系列に関する演算処
理しかできず、フィルタリングと同時に、例えば変調、
又は復調時に要求される乗算機能が必要とさ４る場合は
、別個に乗算な行う演算処理が必要であり不便であった
。
アナジグ信号をサンプリングによってデジタル信号に変
換し、信号処理回路うデジタルフィルタがあるが、従来
のが瓦るデジタルフィルタはｌ信号系列に関する演算処
理しかできず、フィルタリングと同時に、例えば変調、
又は復調時に要求される乗算機能が必要とさ４る場合は
、別個に乗算な行う演算処理が必要であり不便であった
。
この発明は、か瓦る実状にかんがみてなされたもので、
デジタルフィルタ回路に乗算機能ｌもだせ、１つのハー
ドワエ７で２信号間の乗算と同時にフィルタリングを行
わせるようにし、信号処理回路の小形化、低廉化等を実
現できるよ５＆］したものである。
デジタルフィルタ回路に乗算機能ｌもだせ、１つのハー
ドワエ７で２信号間の乗算と同時にフィルタリングを行
わせるようにし、信号処理回路の小形化、低廉化等を実
現できるよ５＆］したものである。
以下、この発明の組合せ論理形の信号処理回路について
説明する。
説明する。
まず、ディジタルフィルタの基本的な論理について説明
する。
する。
一般にディジタルフィルタ匠おいては連続信号ｘ（ｔ）
をＴ（秒）間隔で標本化（サンプリングツして得らｉす
る離散信号（サンプル値） ｘ（ｎＴ） ’？ｆ入力系
列とするとき、出力系列ｙ（ｎＴ）ｉよ・・・・・・・
・・・・・（１） なる定係数翻形差分方程式から求められ、やはりサンプ
ル値である。式（１）式は少なくとも１つのす、が零で
ないときには巡回形ディジタルフィルタな表わし、すべ
てのす、 が零のときには非巡回形ディジタルフィル
タを表わ１−０式（１）式ン便宜的に と表記する。ただし、ｘｎ−に分ｘ（（ｎ−ｋ）Ｔｊ（
ｋ＝ｏ、 ｌ。
をＴ（秒）間隔で標本化（サンプリングツして得らｉす
る離散信号（サンプル値） ｘ（ｎＴ） ’？ｆ入力系
列とするとき、出力系列ｙ（ｎＴ）ｉよ・・・・・・・
・・・・・（１） なる定係数翻形差分方程式から求められ、やはりサンプ
ル値である。式（１）式は少なくとも１つのす、が零で
ないときには巡回形ディジタルフィルタな表わし、すべ
てのす、 が零のときには非巡回形ディジタルフィル
タを表わ１−０式（１）式ン便宜的に と表記する。ただし、ｘｎ−に分ｘ（（ｎ−ｋ）Ｔｊ（
ｋ＝ｏ、 ｌ。
・・・・・・＋ｋＬｙ＋、＝を全ｙ（（ｎ−ｇｅｌ（ｔ
＝（＋、ｌ、・・・・・・、Ｌンと定義する。さらに式
（２）轟は形式的忙Ｙ＝ΣαＩｚ、 ・・・・・・・
・・・旧・・・・・・・・・旧・・ｆ３）−６ で表わされる。ただし、ｙ＝ｙゎン、ａｌはａｌ ま
たはす、 を、２．はｘＩｌ−□ または’Ｉ ｎ
−Ｌ をそれぞれ表わす。
＝（＋、ｌ、・・・・・・、Ｌンと定義する。さらに式
（２）轟は形式的忙Ｙ＝ΣαＩｚ、 ・・・・・・・
・・・旧・・・・・・・・・旧・・ｆ３）−６ で表わされる。ただし、ｙ＝ｙゎン、ａｌはａｌ ま
たはす、 を、２．はｘＩｌ−□ または’Ｉ ｎ
−Ｌ をそれぞれ表わす。
式（３）の表穴そのままでは１つりザンブリング時点で
のフィルタ出力値Ｙを求めるにはＮ回の乗算と（Ｎ−１
）回の加算を行わなければならない。
のフィルタ出力値Ｙを求めるにはＮ回の乗算と（Ｎ−１
）回の加算を行わなければならない。
したがって、ディジタル的に扱う場合には、これらの乗
算および加算は２進数の演算であるから出力値Ｙを求め
るのに時間かがかり、回路構成も乗算器を用意しなけれ
ばならないので非常に複雑になる。
算および加算は２進数の演算であるから出力値Ｙを求め
るのに時間かがかり、回路構成も乗算器を用意しなけれ
ばならないので非常に複雑になる。
コノため、２進数の乗算器を用いないで式（３）のフィ
ルタ出力値を求める方法がいくつか知られていて、Ｐｅ
１ｅｄ、Ａ、ａｎｄ ＬｌｕｐＢ−：Ａ ｎ ｅｗ
ｈａｒｄｗａｒｅｒｅａｌｌｚａｔｌｏｎ ｏｆ ｄｉ
ｇｉｔａｌ ｆｉｌｔｅｒａ″＋ ＩＥＥＥ Ｔｒａｎ
ｓ。
ルタ出力値を求める方法がいくつか知られていて、Ｐｅ
１ｅｄ、Ａ、ａｎｄ ＬｌｕｐＢ−：Ａ ｎ ｅｗ
ｈａｒｄｗａｒｅｒｅａｌｌｚａｔｌｏｎ ｏｆ ｄｉ
ｇｉｔａｌ ｆｉｌｔｅｒａ″＋ ＩＥＥＥ Ｔｒａｎ
ｓ。
Ａｃｏｕｇｔ、 ｒ ５ｐｅｅｃｈ ＆ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓ、ｚ Ａ Ｓ Ｓ Ｐ −２２，６，
Ｐ・４５６（１９７４）および特公昭５３−３０９７２
１ラン・クロワズイエ他のディジタル・フィルタに述べ
られている。
Ｐｒｏｃｅｓｓ、ｚ Ａ Ｓ Ｓ Ｐ −２２，６，
Ｐ・４５６（１９７４）および特公昭５３−３０９７２
１ラン・クロワズイエ他のディジタル・フィルタに述べ
られている。
以下ｔＪＬ１のもの（ＩＥＥＥ Ｔｒａｎｓ、ＡＳＳＰ
−２２）について述べる。式（３）のサンプル値２．は
ディジクル的に扱う場合には２進数で表わされるが、正
数も負数も取り得る（正負画数を取り得る）ので正負な
含む２進敬の表現方法いわゆる２の補数コードで表わさ
ハる。すなわち、ｚｌ は２の補数フードサンプル値で
ある。この表現方法を用いてデータ語長がＭヒツトで表
わされるｚｌの大きさは次のようになる（説明を簡単に
するために、整数↓ たけ考えることにするが、以下の説明はもちろん小数に
も同様に適用できる）。
−２２）について述べる。式（３）のサンプル値２．は
ディジクル的に扱う場合には２進数で表わされるが、正
数も負数も取り得る（正負画数を取り得る）ので正負な
含む２進敬の表現方法いわゆる２の補数コードで表わさ
ハる。すなわち、ｚｌ は２の補数フードサンプル値で
ある。この表現方法を用いてデータ語長がＭヒツトで表
わされるｚｌの大きさは次のようになる（説明を簡単に
するために、整数↓ たけ考えることにするが、以下の説明はもちろん小数に
も同様に適用できる）。
ただし、ｚ４ は０またはｌである。式（４）からＲ
が０のときは２．は正数になり、ｚＭが１のときはｚｌ
は負数になることがわかるので２１ は極性を表
わ丁ピントであることがわかる。
が０のときは２．は正数になり、ｚＭが１のときはｚｌ
は負数になることがわかるので２１ は極性を表
わ丁ピントであることがわかる。
式（４）１式（３）に代入すると
・・・・・・・・・（５）
となるので、関数ψ およびψを
９” 全９’ （Ｚ（＋ Ｚｆ ＋ ・・・＋ ｚＡ−
１順、１αｌＺ’１ ・・・（６１） ｗ Ｑ と定義すると、式（５）は Ｙ＝ ９’ （Ｚ６＋ Ｚｒ ＋ ・・”・・＋ ｚ
、−１） ２Ｍ−’＋Σψ（ｚＬ、ｚ（、・・・・・・
、ｚＡ、−１）２ｊ−１−１ と表わされる。
１順、１αｌＺ’１ ・・・（６１） ｗ Ｑ と定義すると、式（５）は Ｙ＝ ９’ （Ｚ６＋ Ｚｒ ＋ ・・”・・＋ ｚ
、−１） ２Ｍ−’＋Σψ（ｚＬ、ｚ（、・・・・・・
、ｚＡ、−１）２ｊ−１−１ と表わされる。
式（６）の関数９１は、そのＮ個の変数ｚ（、ｚ’、
。
。
・・・・・・＊ＺＡ−１の各々が０かｌかによって２Ｎ
通りの値を取り得る。したがって、式（６）のψ１はＮ
個の変数ｚＡ、ｚｉ、・・・・・・ＩＺＡ−１の組、す
なわち、Ｎ次元ベクトル（ｚＬ、 Ｚ’＋ １ ＋＋Ｈ
ＨＨ，ＺＡ−＋ ） ’にアドレス値として、２Ｎ個の
９１ の値が貯蔵しである読み出し専用メモリ（ＲＯＭ
）もしくはランダムアクセスメモ１１（ＲＡＭ）等の蓄
積装置から引出すことができる。
通りの値を取り得る。したがって、式（６）のψ１はＮ
個の変数ｚＡ、ｚｉ、・・・・・・ＩＺＡ−１の組、す
なわち、Ｎ次元ベクトル（ｚＬ、 Ｚ’＋ １ ＋＋Ｈ
ＨＨ，ＺＡ−＋ ） ’にアドレス値として、２Ｎ個の
９１ の値が貯蔵しである読み出し専用メモリ（ＲＯＭ
）もしくはランダムアクセスメモ１１（ＲＡＭ）等の蓄
積装置から引出すことができる。
ゆえに、式（７）からこのように引出したψＪを順次シ
フトして加算する動作を（Ｍ−１）回繰返し、Ｍ回目に
は、引出したψＭをシフトして減ｎすることによりフィ
ルタ出力値Ｙな求められることがわかる。この方法によ
る構成を第１図に示す。第１図は式（３）においてＮ＝
５で、αＨ” ａｌ （＋ 二〇 ＋ Ｌ２） Ｔαｆ
ｉ ”’ ｂ Ｉおよびα４−ｂ２とし、Ｚｌ”Ｘアー
、（ｌ ＝ Ｏｌ １１２）、Ｚ３二Ｙｎ−１＊ Ｚ
４”’ Ｙ ｎ−ｘおよびＹ ＝ ｙｎとして得られる ）’ｎ ” ａｏＸ ｎ ＋Ｊ Ｘｎ−＋ ＋ ｌｌ
２ Ｘ、−ｘ十す、 ｙｎ ！ ＋ｂ２）’ｎ−２・・
・・・・・・・（８）なる２次の巡回形ゲインタルフィ
ルタの構成をポす。このとき、関数９１ およびψは式
（６）より９” ” ９） （ｘＡ、 Ｘ！−１＋
Ｘ’ｎ−２１”１４−＋ ＋ ３’ ！−＊ンーａＱＸ
Ａ ＋ＩＬ、 ｘ表−１＋ １に２ Ｘ、−ｘ ＋ｂ、
ｙ４−＋＋ ｂ２ ｙ４２ ・・・−・・・・・・
・・・・・・・・・・・（９）であり、フィルタ出力値
ｙＩｌ は式（７）よりである。
フトして加算する動作を（Ｍ−１）回繰返し、Ｍ回目に
は、引出したψＭをシフトして減ｎすることによりフィ
ルタ出力値Ｙな求められることがわかる。この方法によ
る構成を第１図に示す。第１図は式（３）においてＮ＝
５で、αＨ” ａｌ （＋ 二〇 ＋ Ｌ２） Ｔαｆ
ｉ ”’ ｂ Ｉおよびα４−ｂ２とし、Ｚｌ”Ｘアー
、（ｌ ＝ Ｏｌ １１２）、Ｚ３二Ｙｎ−１＊ Ｚ
４”’ Ｙ ｎ−ｘおよびＹ ＝ ｙｎとして得られる ）’ｎ ” ａｏＸ ｎ ＋Ｊ Ｘｎ−＋ ＋ ｌｌ
２ Ｘ、−ｘ十す、 ｙｎ ！ ＋ｂ２）’ｎ−２・・
・・・・・・・（８）なる２次の巡回形ゲインタルフィ
ルタの構成をポす。このとき、関数９１ およびψは式
（６）より９” ” ９） （ｘＡ、 Ｘ！−１＋
Ｘ’ｎ−２１”１４−＋ ＋ ３’ ！−＊ンーａＱＸ
Ａ ＋ＩＬ、 ｘ表−１＋ １に２ Ｘ、−ｘ ＋ｂ、
ｙ４−＋＋ ｂ２ ｙ４２ ・・・−・・・・・・
・・・・・・・・・・・（９）であり、フィルタ出力値
ｙＩｌ は式（７）よりである。
第１図において、ＳＲＩ〜ＳＲ３は直列形のシフトレジ
スタ、ＰＳＲは並列入力−直列出力形のシフトレジスタ
、Ｒ１，Ｒ２はレジスタ、ＭＥＭｌはＲＯＭもしくはＲ
ＡＭ等の蓄積装置、ＡＤＳは減算可能な加算器、ＡＣＣ
Ｉは前記加算器ＡＤＳおよびレジスタＲ２からなり、レ
ジスタＲ２の出力線が１ビツトずらして加算器ＡＤＳの
一方の入力に結線された累算器であって図示のごとく構
成しである。同図においては、サンプル値ｘ、ｌ の
各ビットは最下位ピッ）ＸＡ’Ｙ先頭に順次直列にシフ
トレジスタＳＲＩに与えらねる。また、同時Ｋ ｘ 、
−１の各ビットが順次シフトレジスタＳＲＩからＳＲ２
に移動していき、シフトレジスタＳＲ２からはｘＩｌ−
２の各ビットが順次出てくる。ｘｌ。
スタ、ＰＳＲは並列入力−直列出力形のシフトレジスタ
、Ｒ１，Ｒ２はレジスタ、ＭＥＭｌはＲＯＭもしくはＲ
ＡＭ等の蓄積装置、ＡＤＳは減算可能な加算器、ＡＣＣ
Ｉは前記加算器ＡＤＳおよびレジスタＲ２からなり、レ
ジスタＲ２の出力線が１ビツトずらして加算器ＡＤＳの
一方の入力に結線された累算器であって図示のごとく構
成しである。同図においては、サンプル値ｘ、ｌ の
各ビットは最下位ピッ）ＸＡ’Ｙ先頭に順次直列にシフ
トレジスタＳＲＩに与えらねる。また、同時Ｋ ｘ 、
−１の各ビットが順次シフトレジスタＳＲＩからＳＲ２
に移動していき、シフトレジスタＳＲ２からはｘＩｌ−
２の各ビットが順次出てくる。ｘｌ。
Ｘ１ｌｌ およびＸ ｌｌ−２の各ビットはそれぞれ順
次蓄・積装置ＭＥＭ１に与えられる。同様にして並列に
シフトレジスタＰＳＲに貯蔵された’！ｌ１−８の各ビ
ットが順次シフトレジスタＳＲ３に入ってし・き、シフ
トレジスタＳＲ３からは’１ｎ−２の各ビットが順次出
てくる。Ｙｎ−１およびｙイー、の各ビットはそｆｌぞ
れ順次蓄積装置ＭＥＭＩＫ与えられる。したがって、蓄
積装置ＭＥＭＩＫは５ビツトの情報Ｘ Ｂ ＊ Ｘ Ｂ
−１＋ Ｘ Ｂ−２＋ Ｙ！−１＋ｙｉ−２が与えらす
る。第１図に示すように蓄積装置ＭＥＭＩＫは上記５ビ
ツトをアドレス値とする３２の記憶個所があり、そてい
る。したがって、与えられた５次元ベクトル（ＸＡ ｒ
ＸＡ−１＋ ｘ、！−１ｒ ｙ、−＋ １ ｙ１１’
−２）Ｋより９）Ｊ を引出丁ことかでき、これはレジ
スタＲＩＫ蓄積される。
次蓄・積装置ＭＥＭ１に与えられる。同様にして並列に
シフトレジスタＰＳＲに貯蔵された’！ｌ１−８の各ビ
ットが順次シフトレジスタＳＲ３に入ってし・き、シフ
トレジスタＳＲ３からは’１ｎ−２の各ビットが順次出
てくる。Ｙｎ−１およびｙイー、の各ビットはそｆｌぞ
れ順次蓄積装置ＭＥＭＩＫ与えられる。したがって、蓄
積装置ＭＥＭＩＫは５ビツトの情報Ｘ Ｂ ＊ Ｘ Ｂ
−１＋ Ｘ Ｂ−２＋ Ｙ！−１＋ｙｉ−２が与えらす
る。第１図に示すように蓄積装置ＭＥＭＩＫは上記５ビ
ツトをアドレス値とする３２の記憶個所があり、そてい
る。したがって、与えられた５次元ベクトル（ＸＡ ｒ
ＸＡ−１＋ ｘ、！−１ｒ ｙ、−＋ １ ｙ１１’
−２）Ｋより９）Ｊ を引出丁ことかでき、これはレジ
スタＲＩＫ蓄積される。
次にレジスタＲ１の出力は累算器ＡＣＣｌ中０加算器Ａ
ＤＳに与えら１１、レジスタＲ２に貯蔵さｉている加算
器ＡＤＳの先の出力を１ビツトシフトしたものと加算さ
れる（シフト加算と呼ばれる）。
ＤＳに与えら１１、レジスタＲ２に貯蔵さｉている加算
器ＡＤＳの先の出力を１ビツトシフトしたものと加算さ
れる（シフト加算と呼ばれる）。
次に蓄積装置ＭＥＭＩＫは新しいベクトル（Ｘ、、””
＋ ＸＢ’２’ Ｉ Ｋ、情’ ＋ ３’ｎ情’ ｌ
ｙｎ’：’ ）が与えられ、これに対応したψ′＋１
が引出さ４る。これは再びレジスタＲ１を通して加算器
ＡＬ）Ｓで、レジスタＲ２に貯蔵さハている加算器ＡＤ
Ｓの先の出力である（１回シフト加算して得られた累算
結果ンｊ ψｊ ２Ｊ−１とシフト加算さｔする。この
ような動−１ 作を（Ｍ−１）回繰返し、Ｍ回目にはレジスタＲ２に残
っている（Ｍ−１）回シフト加算さｔｌて得られた累算
結果 Σψｊ ２ Ｊ−’ ｗ １ビツトシフトし」−
ま たものから、ベクトルψ’ （ｘ冨ｇ Ｘ ′：、−
１１ Ｘ ′ニー ｌ ＋ｙ′：□＋＋Ｙａ−ｘ）ＶＣ
より蓄積装置ＭＥＭ１から引出されたψ’ＹレジスタＲ
１を通して加算器ＡＤＳで減算すれば、式（１０）のｙ
□ が求められる。
＋ ＸＢ’２’ Ｉ Ｋ、情’ ＋ ３’ｎ情’ ｌ
ｙｎ’：’ ）が与えられ、これに対応したψ′＋１
が引出さ４る。これは再びレジスタＲ１を通して加算器
ＡＬ）Ｓで、レジスタＲ２に貯蔵さハている加算器ＡＤ
Ｓの先の出力である（１回シフト加算して得られた累算
結果ンｊ ψｊ ２Ｊ−１とシフト加算さｔする。この
ような動−１ 作を（Ｍ−１）回繰返し、Ｍ回目にはレジスタＲ２に残
っている（Ｍ−１）回シフト加算さｔｌて得られた累算
結果 Σψｊ ２ Ｊ−’ ｗ １ビツトシフトし」−
ま たものから、ベクトルψ’ （ｘ冨ｇ Ｘ ′：、−
１１ Ｘ ′ニー ｌ ＋ｙ′：□＋＋Ｙａ−ｘ）ＶＣ
より蓄積装置ＭＥＭ１から引出されたψ’ＹレジスタＲ
１を通して加算器ＡＤＳで減算すれば、式（１０）のｙ
□ が求められる。
以上説明したように、第１図に示したディジタルフィル
タの構成では、蓄積装置ＭＥＭ ＩＫあらかじめ計算さ
４た５次元のベクトルｘ七ｘにＩＩ ”ｌ−２。
タの構成では、蓄積装置ＭＥＭ ＩＫあらかじめ計算さ
４た５次元のベクトルｘ七ｘにＩＩ ”ｌ−２。
Ｙｎ−＋ ＊ ｙ、、’−，ＶＣ対する関数９）’
（Ｊ＝１．２．３−−−−−−。
（Ｊ＝１．２．３−−−−−−。
Ｍ−１）を格納しておくと、２次のフィルタリングを行
う時の演算処理が加減算のみで行れることになる。
う時の演算処理が加減算のみで行れることになる。
この発明は、か〜るディジタルフィルタ匠おいて演算処
理を時分割で行うよう忙制御し、時分割さ１１だ１つの
タイムスロット期間に入力信号系列のサンプル値ｘ（ｎ
Ｔ）と乗ｎ−ｆべき信号（ξ）の乗ｎを行い、Ｘ×ξの
データ欠累算器に供給することによって、フィルタリン
グと乗算処理な行わせるものである。
理を時分割で行うよう忙制御し、時分割さ１１だ１つの
タイムスロット期間に入力信号系列のサンプル値ｘ（ｎ
Ｔ）と乗ｎ−ｆべき信号（ξ）の乗ｎを行い、Ｘ×ξの
データ欠累算器に供給することによって、フィルタリン
グと乗算処理な行わせるものである。
まず、ｍ会せ論理形の４６号処理回路における乗算のア
ルゴリズムを説明する。
ルゴリズムを説明する。
２変数の乗算は前記式（３１においてＮ−１とした式と
４？価である。
４？価である。
Ｙ−ξ・Ｚｏ・・・・・・・・・・・・・・・・す・・
・（ｎ）ただし、フィルタリングの場合と異なり、乗数
ξの値はサンプルごとに異なる。
・（ｎ）ただし、フィルタリングの場合と異なり、乗数
ξの値はサンプルごとに異なる。
正負を含む２進数の表現方法を示す前記式（４）を用い
て、前記式（ｌ］）を変形−ｆｔ’ｌばＹ＝−２Ｍ−１
ξｚＦ−４−Σ２ｊ−１ξｚ１川・・・・・・（１２）
ｊ＝１ となる。
て、前記式（ｌ］）を変形−ｆｔ’ｌばＹ＝−２Ｍ−１
ξｚＦ−４−Σ２ｊ−１ξｚ１川・・・・・・（１２）
ｊ＝１ となる。
２変数乗算時の数表η′を
ηｊ 全η＜ｚＡ）全ξＺｌ −叫−・−（１３，
１と定義すれば、式（１２〕は ｙ ＝＝−２Ｍ ＋η′十Σ２ｊ−１η１ ・旧・・・
・・（１４ン−１ となる。
１と定義すれば、式（１２〕は ｙ ＝＝−２Ｍ ＋η′十Σ２ｊ−１η１ ・旧・・・
・・（１４ン−１ となる。
したがって、Ｚｏ （ｘ（ｎＴ）の各ビット）が１の
時は乗算すべき信号ξをそのまま出方しく但し、Ｊ＝Ｍ
の時に限り一ξを出力する）０の時は０を出力するよう
な関数回路を用意しておけば、組合せ論理形の信号処理
回路を用いて２変数の乗算を行うことができる。
時は乗算すべき信号ξをそのまま出方しく但し、Ｊ＝Ｍ
の時に限り一ξを出力する）０の時は０を出力するよう
な関数回路を用意しておけば、組合せ論理形の信号処理
回路を用いて２変数の乗算を行うことができる。
第２図は入力信号系列Ｘに信号ξを乗じ、その信号をフ
ィルタリング（２次Ｘ３）−ｆるためのディジタルフィ
ルタの一実施例１示Ｔ′ｊロック図、第３図はｌサンプ
ル期間に行わ才する演算処理を各タイムスラットＴｌ
〜Ｔ４毎に示したものである。
ィルタリング（２次Ｘ３）−ｆるためのディジタルフィ
ルタの一実施例１示Ｔ′ｊロック図、第３図はｌサンプ
ル期間に行わ才する演算処理を各タイムスラットＴｌ
〜Ｔ４毎に示したものである。
この図において、ＺＡはｌサンプル期間の遅延回路、Ｚ
Ｂは３／４ サンプル期間の遅延回路を示し、ＳＥＬ
１はタイムスロットＴ、の時、入力端子ａ、すなわち入
力信号系列（ｘ（ｎＴ） ）を選択し、タイムスロット
ｒ２ 〜Ｔ、では＄算器へ〇〇２の出力サンプル値ｙ、
を選択する切換回路、５ＥＬ２は同様にタイムスロット
ＴＩの時、入力端子ｂｌｌｂａｒ・・・・・・１ｂＩｌ
を選択し、タイムスロットＴ、〜′ｒ４ の間で入
力端子ａ１．ａｆｉ・・・・・・・・・ｌ ＩＬＩＩ
’ＩＩ’選択して、次の累Ｓ１−器ＡＣＣ２に出力する
切換回路、ＭＥＭ２は前述したようにフィルタリング用
の関数（ψ）ｌ格納している’４ Ｒ装置、ＳＰＲはタ
イムスロットＴ４の期間に釆ｊ￥−「べき信号ξのサン
プル１直ξ（ｎＴ）をシリアルに受領し、タイムスロッ
トレ Ｔ＋ の期間で信号ξをパ５信号として出力する信号変
換回路、ＦＵＮは前記信号変換回路ＳＰＲの出力（ξう
が入力さ才１、入力信号系列のサンプル１［１ｘ（ｎＴ
） の各ビットがＯの時は０、各ピントが１の時は
ξ（ただし最上位ビットの計算のときには一ξ）を出力
する開数回路である。
Ｂは３／４ サンプル期間の遅延回路を示し、ＳＥＬ
１はタイムスロットＴ、の時、入力端子ａ、すなわち入
力信号系列（ｘ（ｎＴ） ）を選択し、タイムスロット
ｒ２ 〜Ｔ、では＄算器へ〇〇２の出力サンプル値ｙ、
を選択する切換回路、５ＥＬ２は同様にタイムスロット
ＴＩの時、入力端子ｂｌｌｂａｒ・・・・・・１ｂＩｌ
を選択し、タイムスロットＴ、〜′ｒ４ の間で入
力端子ａ１．ａｆｉ・・・・・・・・・ｌ ＩＬＩＩ
’ＩＩ’選択して、次の累Ｓ１−器ＡＣＣ２に出力する
切換回路、ＭＥＭ２は前述したようにフィルタリング用
の関数（ψ）ｌ格納している’４ Ｒ装置、ＳＰＲはタ
イムスロットＴ４の期間に釆ｊ￥−「べき信号ξのサン
プル１直ξ（ｎＴ）をシリアルに受領し、タイムスロッ
トレ Ｔ＋ の期間で信号ξをパ５信号として出力する信号変
換回路、ＦＵＮは前記信号変換回路ＳＰＲの出力（ξう
が入力さ才１、入力信号系列のサンプル１［１ｘ（ｎＴ
） の各ビットがＯの時は０、各ピントが１の時は
ξ（ただし最上位ビットの計算のときには一ξ）を出力
する開数回路である。
なお、ＣＬ Ｋは前記切換回路５ＥＬＩ、５ＥＬ２１信
号変換回路ＳＰＲ，蓄積装置ＭＥＭ２に制御４ｉｔ号を
供給し、第３図に示す時分割の演算処理を行わせる制御
回路である。
号変換回路ＳＰＲ，蓄積装置ＭＥＭ２に制御４ｉｔ号を
供給し、第３図に示す時分割の演算処理を行わせる制御
回路である。
以上の構成からなるこの発明の信号処理回路は、第３図
に示すよ５に１サンプル期間の最終タイムスーツ）Ｔ４
において信号ξのサンプル値ξ（ｎＴ）が信号変換回路
５ＰＲＫ＊り込まれ、次のサンプル期間（Ｓ２）のタイ
ムスラットＴ＋ において入力信号系列のサンプル値
ｘ（ｎＴ）が取り込まねる。
に示すよ５に１サンプル期間の最終タイムスーツ）Ｔ４
において信号ξのサンプル値ξ（ｎＴ）が信号変換回路
５ＰＲＫ＊り込まれ、次のサンプル期間（Ｓ２）のタイ
ムスラットＴ＋ において入力信号系列のサンプル値
ｘ（ｎＴ）が取り込まねる。
関数回路ＦＵＮでは＾ＩＩ述のアルゴリズムｃ式（１５
））に従ってｘ×ξの演算を行う数表ηが形成される。
））に従ってｘ×ξの演算を行う数表ηが形成される。
したがって、タイムスロットＴ、 においてＸＸξに
対応する数表値が切換回路５ＥＬ２を介して累算器ＡＣ
Ｃ２に供給されてＸ×ξの削算が実行され、そして、次
のタイムスロットＴ２において累算器ＡＣＣ２の演算出
方（Ｙ、 ）が切換回路５ＥＬｌで選択さｉｌ、前述し
たよ５ Ｋ ２次のフィルタリング力１行わハる。
対応する数表値が切換回路５ＥＬ２を介して累算器ＡＣ
Ｃ２に供給されてＸ×ξの削算が実行され、そして、次
のタイムスロットＴ２において累算器ＡＣＣ２の演算出
方（Ｙ、 ）が切換回路５ＥＬｌで選択さｉｌ、前述し
たよ５ Ｋ ２次のフィルタリング力１行わハる。
この時は勿論ＳＥＬ ２は蓄積装置ＭＥＭ２で読み出さ
れたデータな選択するように制御さ第１、累算器ＡＣＣ
２に入力する。
れたデータな選択するように制御さ第１、累算器ＡＣＣ
２に入力する。
以下、タイムスロットＴ、、Ｔ４において、第２回目の
フィルタリング（４次ン、第３回目のフィルタリング（
６次）を行い、タイムスロットＴ４において信号ξの次
のサンプル値が次のサンプル期間Ｓｓの最初のタイムス
ロットＴ、において再び信号Ｘの次のナンブル値がとり
込まれ、同様な演算処理が続行さグする。
フィルタリング（４次ン、第３回目のフィルタリング（
６次）を行い、タイムスロットＴ４において信号ξの次
のサンプル値が次のサンプル期間Ｓｓの最初のタイムス
ロットＴ、において再び信号Ｘの次のナンブル値がとり
込まれ、同様な演算処理が続行さグする。
以上のよ５に、タイムスロットＴ、では信号Ｘの各ピン
トの１直にしたがってＸ×ξの数表値ηが累ｎ器ＡＣＣ
２に与えらＪｌ、Ｘ×ξが計算されると共に、次のタイ
ムスロットＴ、ではＸ×ξの計算値が切換回路ＳＥＬ
］を介してＭ積装置Ｍ Ｅ Ｍ２に与えらｆｌ、その−
次遅延、二次遅延値が遅延回路ＺＡ、およびＺＢから同
様に蓄債装置ＭＥＭ２に与えられるので、フィルタ特性
な示すあらかじめ格納さ刺ている間数ψによって第１回
のフィルタリングが行われる。以下、タイムスロットＴ
□Ｔ４において、ざらＱて、２次×２，２次×３の計算
が実行さ第１、次のサンプリング期間Ｓ２の始めのタイ
ムスロットＴ、で、ｘ×ξをフィルタリングした演算値
ｙが出力されろ。
トの１直にしたがってＸ×ξの数表値ηが累ｎ器ＡＣＣ
２に与えらＪｌ、Ｘ×ξが計算されると共に、次のタイ
ムスロットＴ、ではＸ×ξの計算値が切換回路ＳＥＬ
］を介してＭ積装置Ｍ Ｅ Ｍ２に与えらｆｌ、その−
次遅延、二次遅延値が遅延回路ＺＡ、およびＺＢから同
様に蓄債装置ＭＥＭ２に与えられるので、フィルタ特性
な示すあらかじめ格納さ刺ている間数ψによって第１回
のフィルタリングが行われる。以下、タイムスロットＴ
□Ｔ４において、ざらＱて、２次×２，２次×３の計算
が実行さ第１、次のサンプリング期間Ｓ２の始めのタイ
ムスロットＴ、で、ｘ×ξをフィルタリングした演算値
ｙが出力されろ。
この信号処理回路は、乗算した信号ξ１選択周波数のザ
ンプル値、ディジタルフィルタの特性を低域通過フィル
タとすることにより論理回路で構成した同期検波回路を
１つのハードワエ７で構成したものになる。
ンプル値、ディジタルフィルタの特性を低域通過フィル
タとすることにより論理回路で構成した同期検波回路を
１つのハードワエ７で構成したものになる。
第２図の実施例において点線のような結線を行い、各タ
イムスロットＴ、〜゛ｒ４で切換回路５ＥＬｌｔ ５Ｅ
Ｌ２を第４図に示すように制御す１１ば。
イムスロットＴ、〜゛ｒ４で切換回路５ＥＬｌｔ ５Ｅ
Ｌ２を第４図に示すように制御す１１ば。
タイムスロットＴ、において第２回目のフィルタリング
の演算値（ｙ２）が信号８７代わって信号変換回路ＳＰ
Ｒに格納され、タイムスロットＴ、 においてＪ ＸＺ
、 の演算が実行され、フィルタのパワが出力される。
の演算値（ｙ２）が信号８７代わって信号変換回路ＳＰ
Ｒに格納され、タイムスロットＴ、 においてＪ ＸＺ
、 の演算が実行され、フィルタのパワが出力される。
したがって、このような結線にすると、フィルタ出方の
パワが演算で般、フィルタをバンドパスフィルタとして
、この信号処理回路の出力を（時間積算し、ジベルｌｉ
Ｉ￥に変換すれば、選択ジベルメータを１つの論理＠路
で構成したことになる。
パワが演算で般、フィルタをバンドパスフィルタとして
、この信号処理回路の出力を（時間積算し、ジベルｌｉ
Ｉ￥に変換すれば、選択ジベルメータを１つの論理＠路
で構成したことになる。
なお、ここで説明した関数回路ＦＵＮの構成は基本的な
ものであって、組合せ論理形ディジタルフィルタのアル
ゴリズムの違いにょっ【その構成を菱更しても、この発
明の効果をなんらそこなうものではない。
ものであって、組合せ論理形ディジタルフィルタのアル
ゴリズムの違いにょっ【その構成を菱更しても、この発
明の効果をなんらそこなうものではない。
すなわち、本出願人が先に提出した特願昭５５−１３５
３（１９号の明細書に記載されているアルゴリズムを用
いた場合は、つぎのようになる。
３（１９号の明細書に記載されているアルゴリズムを用
いた場合は、つぎのようになる。
」二記明細書の記載によるとフィルタｅ〕計算式ｉまＹ
：Σ ψ１・ｚｊｌ −０ 一ψ０２−Ｉ＋Σψｊ２ｊ’ −１ ＝９０＋ΣψＪ２Ｊ’ ・・・・・・・・・（１
５）−１ で表わされる。なお、ｚｌ はオフセットバイナリ表
示とする。
：Σ ψ１・ｚｊｌ −０ 一ψ０２−Ｉ＋Σψｊ２ｊ’ −１ ＝９０＋ΣψＪ２Ｊ’ ・・・・・・・・・（１
５）−１ で表わされる。なお、ｚｌ はオフセットバイナリ表
示とする。
前記第（１５）弐〜第０７）式より関徹回路ＦＵＮの計
算式を求めると、 ηＯ′＝−ξ ・・・・・・・・・・・・・・・・
・・・・・・・・（１８）ηｊ −ξ＜ｚｊ−−）
・・・・・・・・・・・・・・・・・・（１９）Ｙ ＝
η’＋夕 η１２ｊ １ ・・・・・・・・・・
・・・・・ （２す−ｒ となる。
算式を求めると、 ηＯ′＝−ξ ・・・・・・・・・・・・・・・・
・・・・・・・・（１８）ηｊ −ξ＜ｚｊ−−）
・・・・・・・・・・・・・・・・・・（１９）Ｙ ＝
η’＋夕 η１２ｊ １ ・・・・・・・・・・
・・・・・ （２す−ｒ となる。
ＵＮＹ用イレば、前記特願昭５５−１３５３０９号の明
細書に記載した組合せ論理形ディジタル匠この発明が適
用できる。
細書に記載した組合せ論理形ディジタル匠この発明が適
用できる。
以上説明したように、この発明はディジタルフィルタが
加減算回路で構成でき、時分割で演算動作が行われる点
に着目してなされたもので、時分割された１つのタイム
スロット忙おいて、２系列）（Ｎ 号の乗算を行うと同
時に他のタイムスロットで通常のフィルタリング１行う
ようにしたものといえる。
加減算回路で構成でき、時分割で演算動作が行われる点
に着目してなされたもので、時分割された１つのタイム
スロット忙おいて、２系列）（Ｎ 号の乗算を行うと同
時に他のタイムスロットで通常のフィルタリング１行う
ようにしたものといえる。
したがって、従来、フィルタリングと同時に他信号の乗
算処理な行う場合、ディジタルフィルタと他の演算機能
回路を組合わせて使用していたものが、この発明の組合
せ論理形処理回路によると、１つのハードワエアで実現
できることになり、回路の小形化、低廉化が可能になる
という利点な有する。
算処理な行う場合、ディジタルフィルタと他の演算機能
回路を組合わせて使用していたものが、この発明の組合
せ論理形処理回路によると、１つのハードワエアで実現
できることになり、回路の小形化、低廉化が可能になる
という利点な有する。
第１図は加減算によってディジタルフィルタｌ構成する
場合の一例な示したブロック図、第２図はこの発明の一
実施例次示すブロック図、第３図は第２図のブロック図
の動作を示す説明図、第４図は第２図な選択レベルメー
タとして動作させる時の説明図である。 図中、５ＥＬＩ、５ＥＬ２は切換回路、ＺＡ。 ＺＢは遅延回路、ＭＥＭ２け蓄積装置、Ａ（、Ｃ２は累
算器、ＳＰＲは信号変換回路、ＦＵＮは関数回路、ＣＬ
には制御回路を示す。
場合の一例な示したブロック図、第２図はこの発明の一
実施例次示すブロック図、第３図は第２図のブロック図
の動作を示す説明図、第４図は第２図な選択レベルメー
タとして動作させる時の説明図である。 図中、５ＥＬＩ、５ＥＬ２は切換回路、ＺＡ。 ＺＢは遅延回路、ＭＥＭ２け蓄積装置、Ａ（、Ｃ２は累
算器、ＳＰＲは信号変換回路、ＦＵＮは関数回路、ＣＬ
には制御回路を示す。
Claims (1)
- ＭビットからなるＮ個のサンプル値（Ｚ、）を受領し、
前記サンプル値（Ｚ、）Ｙアドレス信号としてフィルタ
特性に関する関数（ψ）のデータが格納されている蓄積
装置から該データを読み出し、読み出さｉたデータ欠累
算器によって演算するように構成されているデジタルフ
ィルタにおいて；前記デジタルフィルタり演算処理を時
分割で行うように制御する制御回路と、該制御回路によ
って切り換えらねるｆｉｔ、及び第２の切換回路と１乗
算丁べき信号（ξ）を直列−並列変換する信号変換回路
と、入力信号系列サンプル値ｘ（ｎＴ） の各ビット忙
対応して変換さねた前記乗算すべき信号（ξ）の値を出
力する関数回路とｌ設け、時分割された演算処理の１タ
イムスロット期間に、前記第１の切換回路で出力サンプ
ル値ｙ’（ｎＴ）を導入し、同時に前記第２の切換回路
によって前記関数回路のデータを前記累算器に入力する
ように制御されることを特徴とする組合せ論理形の信号
処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9146383A JPS59218031A (ja) | 1983-05-26 | 1983-05-26 | 組合せ論理形の信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9146383A JPS59218031A (ja) | 1983-05-26 | 1983-05-26 | 組合せ論理形の信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59218031A true JPS59218031A (ja) | 1984-12-08 |
Family
ID=14027064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9146383A Pending JPS59218031A (ja) | 1983-05-26 | 1983-05-26 | 組合せ論理形の信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218031A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144614A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | デイジタルフイルタ回路 |
| JPH01296709A (ja) * | 1988-05-24 | 1989-11-30 | Sony Corp | ディジタルフィルタ |
-
1983
- 1983-05-26 JP JP9146383A patent/JPS59218031A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144614A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | デイジタルフイルタ回路 |
| JPH01296709A (ja) * | 1988-05-24 | 1989-11-30 | Sony Corp | ディジタルフィルタ |
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