JPS59220574A - 電気錠システムにおけるｃｐｕ暴走防止方式 - Google Patents
電気錠システムにおけるｃｐｕ暴走防止方式Info
- Publication number
- JPS59220574A JPS59220574A JP58096010A JP9601083A JPS59220574A JP S59220574 A JPS59220574 A JP S59220574A JP 58096010 A JP58096010 A JP 58096010A JP 9601083 A JP9601083 A JP 9601083A JP S59220574 A JPS59220574 A JP S59220574A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- power
- timer
- lock system
- electric lock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012795 verification Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 238000001514 detection method Methods 0.000 claims description 7
- 230000002265 prevention Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Lock And Its Accessories (AREA)
- Power Sources (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＣＰＵを用いて解錠コードの照合処理を行なう
ようにした電気錠システムにおけるＣＰＵ暴走防止方式
に関するものである。
ようにした電気錠システムにおけるＣＰＵ暴走防止方式
に関するものである。
第１図は従来の電気錠システムの槻ｌｌｌ８構成図であ
る。同図において、（１）は照合処理手段であり、ＣＰ
Ｕ ｆ２＋を含むマイクロ］ンヒュータによって構成
されている。（３）は操作盤であり、解錠コードを入力
するだめのテン士−（４）や、各種の表示ランプ（５）
などを有している。操作盤（３）から解錠コードが入力
されると、状態灰化検出手段（６）がこれを検出してＣ
ＰＵ電源オン手段（７）によシミ源供給手段（８）から
の電源をＣＰ Ｕ （２）に供給する。ＣＰ Ｕ （２
＋を含む照合処理手段＋１＋は操作盤（３）から入力さ
れる・解錠］−ドを予め記憶されている登録コードと比
較照合し、一致したときには一致検出信号を出力する。
る。同図において、（１）は照合処理手段であり、ＣＰ
Ｕ ｆ２＋を含むマイクロ］ンヒュータによって構成
されている。（３）は操作盤であり、解錠コードを入力
するだめのテン士−（４）や、各種の表示ランプ（５）
などを有している。操作盤（３）から解錠コードが入力
されると、状態灰化検出手段（６）がこれを検出してＣ
ＰＵ電源オン手段（７）によシミ源供給手段（８）から
の電源をＣＰ Ｕ （２）に供給する。ＣＰ Ｕ （２
＋を含む照合処理手段＋１＋は操作盤（３）から入力さ
れる・解錠］−ドを予め記憶されている登録コードと比
較照合し、一致したときには一致検出信号を出力する。
解錠手段（９）は前記一致検出信号が入力されたときに
は、電気錠（１０）を開く。まだＣＰ Ｕ （２）は照
合処理動作を終了すると、（、：ＰＵ電電源１年号を送
って、電源供給手段（８）からＣ Ｐ Ｕ （２］への
電源供給を停止させる。
は、電気錠（１０）を開く。まだＣＰ Ｕ （２）は照
合処理動作を終了すると、（、：ＰＵ電電源１年号を送
って、電源供給手段（８）からＣ Ｐ Ｕ （２］への
電源供給を停止させる。
ところでかかる電気錠システムにおいて、 ＣＰＵ（２
）が電源電圧の変動等の原因によって暴走状態となった
場合、異常動作が生じたり、あるいは入力に対して不動
作となり、以後の十−人力を受は付けなくなるような不
都合があった。
）が電源電圧の変動等の原因によって暴走状態となった
場合、異常動作が生じたり、あるいは入力に対して不動
作となり、以後の十−人力を受は付けなくなるような不
都合があった。
本発明は上述のような点に鑑みて為されたものであり、
照合処理を行なうためのＣＰＵが万一暴走状態に陥った
場合には自動的にＣＰＵを正常な状態に復帰させ得るよ
うにした電気錠システムのＣＰＵ暴走防止方式を提供ｊ
ることを目的とするものである。
照合処理を行なうためのＣＰＵが万一暴走状態に陥った
場合には自動的にＣＰＵを正常な状態に復帰させ得るよ
うにした電気錠システムのＣＰＵ暴走防止方式を提供ｊ
ることを目的とするものである。
以下本発明の構成を図示実施例について説明すると、第
２図乃至第４図に示すように、ＣＰＵ（２１にて解錠コ
ードの照合処理を行なう照合処理手段（１）と、照合処
理手段ｆ１）の一致検出信号にて電気錠（１０）の解錠
動作を行なう解錠手段（９）と、解錠操作入力の開始時
にＣＰＵ電源をオンにするＣＰＵ電源オン手段（７）と
、入力された解錠コードの照合処理の終了後にＣＰＵ電
源をオフにするＣＰＵ電源電源１膜 て、ＣＰＵ電源のオン時に計時動Ａ乍を開始し、電気錠
システムが必要とするＣ Ｐ Ｕ （２１の処理時間よ
りも長い時間の経過後に計時終了信号を出力する計時手
段Ｑ′４と、計時手段θ陣の計時終了信号にてＣＰＵ電
源を強制的にオフにするＣＰＵ電源制御手段ａ場とを設
けたものである。電気錠システムにおけるｃ Ｐ Ｕ
＋２＋の実働時間は長くても１０秒以内であって、これ
以上長＜ＣＰＵ＋２＋が働き続けることはない。したが
ってこの時間以上Ｃ Ｐ Ｕ （２１に電源が供給され
ていれば、これはＣ Ｐ Ｕ （２）が暴走状態に入っ
ているものと判定できる。そこで計時手段す４の計時動
作開始から計時動作終了までに必要とされる時間は約１
５秒程度に設定しておく。しかして第２図の実施例にお
いては、操作盤（３）にて解錠コードを入力すると、状
態変化検出手段（６）の出力によって計時手段（１２１
は計時動作を開始する。″そして照合処理手段（１）に
おけるＣＰＵ（２１が万一暴走して、ＣＰＵ電源電源１
股 ときには、電源供給手段（８）によるＣ Ｐ Ｕ （２
１への電源供給は停止しなくな不が、Ｃ Ｐ Ｕ （２
）の動作開始後の経過時間が約１５秒を越えたときには
、計時手段（イ）が計時終了信号を出力し、この計時終
了信号によってＣＰＵ電源制御手段＠が動作し、電源供
給手段（８）によるＣ Ｐ Ｕ ＋２＋への電源供給は
強制的に停止される。Ｃ Ｐ Ｕ （２１は電源供給を
断たれると、内部のレジスタやカウンタなどはすべてり
セットされるようになっている。したがってＣ Ｐ Ｕ
（２１の電源オフによって電気錠システムは自動的に
正常な状態に復帰するものである。
２図乃至第４図に示すように、ＣＰＵ（２１にて解錠コ
ードの照合処理を行なう照合処理手段（１）と、照合処
理手段ｆ１）の一致検出信号にて電気錠（１０）の解錠
動作を行なう解錠手段（９）と、解錠操作入力の開始時
にＣＰＵ電源をオンにするＣＰＵ電源オン手段（７）と
、入力された解錠コードの照合処理の終了後にＣＰＵ電
源をオフにするＣＰＵ電源電源１膜 て、ＣＰＵ電源のオン時に計時動Ａ乍を開始し、電気錠
システムが必要とするＣ Ｐ Ｕ （２１の処理時間よ
りも長い時間の経過後に計時終了信号を出力する計時手
段Ｑ′４と、計時手段θ陣の計時終了信号にてＣＰＵ電
源を強制的にオフにするＣＰＵ電源制御手段ａ場とを設
けたものである。電気錠システムにおけるｃ Ｐ Ｕ
＋２＋の実働時間は長くても１０秒以内であって、これ
以上長＜ＣＰＵ＋２＋が働き続けることはない。したが
ってこの時間以上Ｃ Ｐ Ｕ （２１に電源が供給され
ていれば、これはＣ Ｐ Ｕ （２）が暴走状態に入っ
ているものと判定できる。そこで計時手段す４の計時動
作開始から計時動作終了までに必要とされる時間は約１
５秒程度に設定しておく。しかして第２図の実施例にお
いては、操作盤（３）にて解錠コードを入力すると、状
態変化検出手段（６）の出力によって計時手段（１２１
は計時動作を開始する。″そして照合処理手段（１）に
おけるＣＰＵ（２１が万一暴走して、ＣＰＵ電源電源１
股 ときには、電源供給手段（８）によるＣ Ｐ Ｕ （２
１への電源供給は停止しなくな不が、Ｃ Ｐ Ｕ （２
）の動作開始後の経過時間が約１５秒を越えたときには
、計時手段（イ）が計時終了信号を出力し、この計時終
了信号によってＣＰＵ電源制御手段＠が動作し、電源供
給手段（８）によるＣ Ｐ Ｕ ＋２＋への電源供給は
強制的に停止される。Ｃ Ｐ Ｕ （２１は電源供給を
断たれると、内部のレジスタやカウンタなどはすべてり
セットされるようになっている。したがってＣ Ｐ Ｕ
（２１の電源オフによって電気錠システムは自動的に
正常な状態に復帰するものである。
第８図は本発明のより具体的な実施例におけ゛る要部ブ
ロック回路図である。同図において、（１２Ａ）は計時
手段（６）として用いる１月、リカプル・ワンショット
マルチバイブレータよりなるタイマＩＣであり、また（
１８Ａ）はＣＰＵ電源制御手段ｌＪｉとして用いるスイ
ッチンジ手段である。さらに（８Ａ）は電源供給部（８
）として用いられる定電圧電源部である。
ロック回路図である。同図において、（１２Ａ）は計時
手段（６）として用いる１月、リカプル・ワンショット
マルチバイブレータよりなるタイマＩＣであり、また（
１８Ａ）はＣＰＵ電源制御手段ｌＪｉとして用いるスイ
ッチンジ手段である。さらに（８Ａ）は電源供給部（８
）として用いられる定電圧電源部である。
第８図の実施例においてはＣ Ｐ Ｕ （２）周辺の要
部栴成しか示していないが、要部以外の概略構成につい
ては第２図の場合と同様である。：１１４図（ａ）乃至
（ｄ）は、第８図回路におけるａ部〜ｄ部の各動作電圧
波形を示している。まず、第４図（ａ）は状態変化入力
（起動パルス）を示している。この状態変化入力は操作
盤（３）が操作さｈたときに、状態変化検出手段（６）
から出力されるものであり、例えば約５ｍ５ｅｃのパル
ス幅を有している。この状態変化入力（起動パルス）に
よって、タイマＩ Ｃ （１２Ａ）はセットされ、計時
動作を開始する。タイマＩ Ｃ （１２Ａ）の計時動作
時間中は、第４図（Ｃ）に示すようなコント０−ル信号
がスイッチ：／ジ手段（１３Ａ）に供給されている。こ
の］］ヒト０ール信がＨレベルである期間中は、スイッ
チンジ手段（１３Ａ）がオンになり、定電圧電源部（８
Ａ）の出方電圧がスイッチンタ手段（１３Ａ）を示して
Ｃ Ｐ Ｕ （２１の電源入力端に供給される。Ｃ Ｐ
Ｕ ｆ２）は動ｆ￥ ｊｆ７ｊ間中はビジー信号（Ｂ
ＵＳ Ｙ ）を出力する。このビジー信号はタイマＩＣ
（１２Ａ）のリセット入力に接続されている。ここでタ
イマＩ Ｃ （１２Ａ）のセット入力は立ち上がりトリ
ヵとしているが、リセット入力は立ち下がりトリ力とし
ている。したがって、タイマＩ Ｃ（１２Ａ）はじジー
信号（ＢＵＳＹ）の立ち下がりのタイミンク、すなわち
ＣＰ Ｕ ｆ２１が動作を終了するタイミンクにおいて
リセットされる。タイマＩ Ｃ（１２Ａ）がリセットさ
れるとコントロール信号は第４図（Ｃ）に示すようにＬ
レベルになり、これによってスイッチング手段（１８Ａ
）がオフになって、定電圧電源部（８Ａ）からＣＰＵ（
２１への電源供給は停止される。以上の動作説明から明
らかなように、第８図実施例におけるタイマＩ Ｃ（１
２Ａ）は、第２図実施例におけるＣＰＵ電源電源１股 のである。第８図実施例において、電源電圧の変動等に
よってＣ Ｐ Ｕ （２］が暴走状態に陥ると、ＣＰＵ
（２）のじジー信号（ＢＬＩＳＹ）がＨレベルになった
ままとなり、タイマＩ Ｃ （１２Ａ）は電気錠システ
ムの処理時間（約１０秒）が経過しても外部からはリセ
ットされない。タイマＩ Ｃ （１２Ａ）は抵抗Ｒとコ
ンデンサＣとよりなる時定数回路を有しており、時間の
経過と共にコンデンサＣの充電電圧は第４図（ｄ）に示
すように徐々に上タトし、この充電電圧が所定のレベル
に達すると、タイマＩ Ｃ （１２Ａ）がりｔットされ
て、コントロール信号ｉ号が第４１包）に示すようにＬ
レベルとなる。これによってスイッチシタ手段（ｉａＡ
）はオフになって定電圧電源部（８Ａ）からＣ Ｐ Ｕ
（２）に対する電源供給は停止される。したがってＣ
Ｐ Ｕ （１）が電源電圧の変動等によって暴走状態
に陥っても、タイマＩ Ｃ （１２Ａ）が上述のように
タイムアツプ時にリセットされることによって、自動的
にＣ Ｐ Ｕ （２１の電源を切ってＣ Ｐ Ｕ （２
＋を正常な状態に戻すことができるものである。
部栴成しか示していないが、要部以外の概略構成につい
ては第２図の場合と同様である。：１１４図（ａ）乃至
（ｄ）は、第８図回路におけるａ部〜ｄ部の各動作電圧
波形を示している。まず、第４図（ａ）は状態変化入力
（起動パルス）を示している。この状態変化入力は操作
盤（３）が操作さｈたときに、状態変化検出手段（６）
から出力されるものであり、例えば約５ｍ５ｅｃのパル
ス幅を有している。この状態変化入力（起動パルス）に
よって、タイマＩ Ｃ （１２Ａ）はセットされ、計時
動作を開始する。タイマＩ Ｃ （１２Ａ）の計時動作
時間中は、第４図（Ｃ）に示すようなコント０−ル信号
がスイッチ：／ジ手段（１３Ａ）に供給されている。こ
の］］ヒト０ール信がＨレベルである期間中は、スイッ
チンジ手段（１３Ａ）がオンになり、定電圧電源部（８
Ａ）の出方電圧がスイッチンタ手段（１３Ａ）を示して
Ｃ Ｐ Ｕ （２１の電源入力端に供給される。Ｃ Ｐ
Ｕ ｆ２）は動ｆ￥ ｊｆ７ｊ間中はビジー信号（Ｂ
ＵＳ Ｙ ）を出力する。このビジー信号はタイマＩＣ
（１２Ａ）のリセット入力に接続されている。ここでタ
イマＩ Ｃ （１２Ａ）のセット入力は立ち上がりトリ
ヵとしているが、リセット入力は立ち下がりトリ力とし
ている。したがって、タイマＩ Ｃ（１２Ａ）はじジー
信号（ＢＵＳＹ）の立ち下がりのタイミンク、すなわち
ＣＰ Ｕ ｆ２１が動作を終了するタイミンクにおいて
リセットされる。タイマＩ Ｃ（１２Ａ）がリセットさ
れるとコントロール信号は第４図（Ｃ）に示すようにＬ
レベルになり、これによってスイッチング手段（１８Ａ
）がオフになって、定電圧電源部（８Ａ）からＣＰＵ（
２１への電源供給は停止される。以上の動作説明から明
らかなように、第８図実施例におけるタイマＩ Ｃ（１
２Ａ）は、第２図実施例におけるＣＰＵ電源電源１股 のである。第８図実施例において、電源電圧の変動等に
よってＣ Ｐ Ｕ （２］が暴走状態に陥ると、ＣＰＵ
（２）のじジー信号（ＢＬＩＳＹ）がＨレベルになった
ままとなり、タイマＩ Ｃ （１２Ａ）は電気錠システ
ムの処理時間（約１０秒）が経過しても外部からはリセ
ットされない。タイマＩ Ｃ （１２Ａ）は抵抗Ｒとコ
ンデンサＣとよりなる時定数回路を有しており、時間の
経過と共にコンデンサＣの充電電圧は第４図（ｄ）に示
すように徐々に上タトし、この充電電圧が所定のレベル
に達すると、タイマＩ Ｃ （１２Ａ）がりｔットされ
て、コントロール信号ｉ号が第４１包）に示すようにＬ
レベルとなる。これによってスイッチシタ手段（ｉａＡ
）はオフになって定電圧電源部（８Ａ）からＣ Ｐ Ｕ
（２）に対する電源供給は停止される。したがってＣ
Ｐ Ｕ （１）が電源電圧の変動等によって暴走状態
に陥っても、タイマＩ Ｃ （１２Ａ）が上述のように
タイムアツプ時にリセットされることによって、自動的
にＣ Ｐ Ｕ （２１の電源を切ってＣ Ｐ Ｕ （２
＋を正常な状態に戻すことができるものである。
ナオ、一般にＣ Ｐ Ｕ （２１の暴走を防止するため
に、ＣＰＵ１２）の電源電圧の変動を検出してＣＰＵ（
２１の動作電圧範囲外となった時にＣ Ｐ Ｕ （２１
をリセットして暴走したＣ Ｐ Ｕ （２）を九の状態
に戻すようなことは以前から行なわれているが、本発明
はかがる一般的なＣＰＵの暴走防止方式とは全く異なる
ものである。本発明は、第２図に示すようにＣＰＵ
・電源オン手段（７）やＣＰＵ電源オフ手段（９）など
を有して、電気錠システムが処理を必要とするときにの
みＣ Ｐ Ｕ ｉ２１の電源供給を行なうようないわゆ
るパワーセーブ方式の電気錠システムに使用されるＣ
Ｐ Ｕ （２ｊの暴走防止方式であって、Ｃ Ｐ Ｕ
ｆ２１が一定の処理時間以上は電源供給されないという
性質を利用した発明である。かかるパワーセーブ方式を
用いた電気錠システムは、例えば電源として電池を使用
する場合のように消費電力を節約する必要のある用途に
特に有ルなものである。
に、ＣＰＵ１２）の電源電圧の変動を検出してＣＰＵ（
２１の動作電圧範囲外となった時にＣ Ｐ Ｕ （２１
をリセットして暴走したＣ Ｐ Ｕ （２）を九の状態
に戻すようなことは以前から行なわれているが、本発明
はかがる一般的なＣＰＵの暴走防止方式とは全く異なる
ものである。本発明は、第２図に示すようにＣＰＵ
・電源オン手段（７）やＣＰＵ電源オフ手段（９）など
を有して、電気錠システムが処理を必要とするときにの
みＣ Ｐ Ｕ ｉ２１の電源供給を行なうようないわゆ
るパワーセーブ方式の電気錠システムに使用されるＣ
Ｐ Ｕ （２ｊの暴走防止方式であって、Ｃ Ｐ Ｕ
ｆ２１が一定の処理時間以上は電源供給されないという
性質を利用した発明である。かかるパワーセーブ方式を
用いた電気錠システムは、例えば電源として電池を使用
する場合のように消費電力を節約する必要のある用途に
特に有ルなものである。
本発明は以上のように構成されており、ＣＰＵにて解錠
コードの照合処理を行なう照合処理手段と、照合処理手
段の一致検出信号にて電気錠の解錠動作を行なう解錠手
段と、解錠操作入力の開始時にＣＰＵ電源をオンにする
手段と、入力された解錠コードの照合処理の終了後にＣ
ＰＵ’Ｆ［源をオフにする手段とを具備して成る電気錠
システムにおいて、ＣＰＵ電源のオン時に計時動作を開
始し、電気錠システムが必要とするＣＰＵの処理時間よ
りも長い時間の経過後に計時終了信号を出力する計時手
段と、計時手段の計時終了信号にてＣＰＵ電源を強制的
にオフにするＣＰＩＪ％源制御手膜制御手段たものであ
るから、″重膜７ｉ圧の変動等によってＣＰＵが暴走状
態に陥っても、電気錠システムが必要とするＣＰＵの処
理時間よりも長い時間が経過して計時手段から計時終了
信号が出力されると、ＣＰＵへの電源供給が強制的に遮
断されて、ＣＰＵがすしットされ，自動的にシステムを
正常な状態に復帰させることができ、従来例のように、
ＣＰＵが暴走したままで異常な動作を示したシ、あるい
は入力に対して不動作となって以後の十−人力を受は付
けなくなるような不都弄を防止することができるもので
ある。
コードの照合処理を行なう照合処理手段と、照合処理手
段の一致検出信号にて電気錠の解錠動作を行なう解錠手
段と、解錠操作入力の開始時にＣＰＵ電源をオンにする
手段と、入力された解錠コードの照合処理の終了後にＣ
ＰＵ’Ｆ［源をオフにする手段とを具備して成る電気錠
システムにおいて、ＣＰＵ電源のオン時に計時動作を開
始し、電気錠システムが必要とするＣＰＵの処理時間よ
りも長い時間の経過後に計時終了信号を出力する計時手
段と、計時手段の計時終了信号にてＣＰＵ電源を強制的
にオフにするＣＰＩＪ％源制御手膜制御手段たものであ
るから、″重膜７ｉ圧の変動等によってＣＰＵが暴走状
態に陥っても、電気錠システムが必要とするＣＰＵの処
理時間よりも長い時間が経過して計時手段から計時終了
信号が出力されると、ＣＰＵへの電源供給が強制的に遮
断されて、ＣＰＵがすしットされ，自動的にシステムを
正常な状態に復帰させることができ、従来例のように、
ＣＰＵが暴走したままで異常な動作を示したシ、あるい
は入力に対して不動作となって以後の十−人力を受は付
けなくなるような不都弄を防止することができるもので
ある。
州
第１図は従ｌｖ）概略構成図、第２図は本発明の一実施
例の概略構成図、第３図は同上の他の実施例の要部ブロ
ック回路図、第４図（社）ズ卿ケは同上の動作説明図で
ある。 （１）ハ照合処理手段、（２）はＣＰＵ１７１はＣＰＵ
［源オン手段、（９）は解錠手段、（１ｏ）は電気錠、
θυはＣＰＵ電源オフ手段、θのは計時手段、ａ椴はＣ
ＰＵ電源制御手段である。 代理人 弁理士 石 １）長 七
例の概略構成図、第３図は同上の他の実施例の要部ブロ
ック回路図、第４図（社）ズ卿ケは同上の動作説明図で
ある。 （１）ハ照合処理手段、（２）はＣＰＵ１７１はＣＰＵ
［源オン手段、（９）は解錠手段、（１ｏ）は電気錠、
θυはＣＰＵ電源オフ手段、θのは計時手段、ａ椴はＣ
ＰＵ電源制御手段である。 代理人 弁理士 石 １）長 七
Claims (1)
- ＋１１ ＣＰ Ｕにて解錠］−ドの照合処理を行なう照
合処理手段と、照合処理手段の一致検出信号にて電気錠
の解錠動作を行なう解錠手段と、解錠操作人力め開始時
にｃｐｕ電源をオンにする手段と、入力された解錠コー
ドの照合処理の終了後にＣＰＵ電源をオフにする手段と
を具備して成る電気錠システムにおいて、ＣＰＵ電源の
オン時に計時動作を開始し、電気錠システムが必要とす
るＣＰＵの処理時間よりも長い時間の経過後に計時終了
信号を出力する計時手段と、計時手段の計時終了信号に
てＣＰＵ電源を強制的にオフにするＣＰＵ電源制御手段
とを設けて成ることを特徴とする電気錠システムにおけ
るＣＰＵ暴走防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096010A JPS59220574A (ja) | 1983-05-31 | 1983-05-31 | 電気錠システムにおけるｃｐｕ暴走防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58096010A JPS59220574A (ja) | 1983-05-31 | 1983-05-31 | 電気錠システムにおけるｃｐｕ暴走防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59220574A true JPS59220574A (ja) | 1984-12-12 |
Family
ID=14153213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58096010A Pending JPS59220574A (ja) | 1983-05-31 | 1983-05-31 | 電気錠システムにおけるｃｐｕ暴走防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220574A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5116099A (en) * | 1974-07-31 | 1976-02-09 | Hitachi Ltd | Jidohanbaikino dengenseigyohoshiki |
| JPS5499540A (en) * | 1978-01-23 | 1979-08-06 | Omron Tateisi Electronics Co | Malfunction detecting device for electronic circuit |
| JPS5629724A (en) * | 1979-08-15 | 1981-03-25 | Nec Corp | Information processor |
| JPS5633718A (en) * | 1979-08-28 | 1981-04-04 | Mitsubishi Motors Corp | Resetting method and its device for electronic control type controller |
| JPS583009A (ja) * | 1981-06-30 | 1983-01-08 | Nec Corp | デ−タ処理装置の電源制御装置 |
| JPS5850030A (ja) * | 1981-09-21 | 1983-03-24 | Mitsubishi Electric Corp | 電子計算機システムの電源制御装置 |
-
1983
- 1983-05-31 JP JP58096010A patent/JPS59220574A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5116099A (en) * | 1974-07-31 | 1976-02-09 | Hitachi Ltd | Jidohanbaikino dengenseigyohoshiki |
| JPS5499540A (en) * | 1978-01-23 | 1979-08-06 | Omron Tateisi Electronics Co | Malfunction detecting device for electronic circuit |
| JPS5629724A (en) * | 1979-08-15 | 1981-03-25 | Nec Corp | Information processor |
| JPS5633718A (en) * | 1979-08-28 | 1981-04-04 | Mitsubishi Motors Corp | Resetting method and its device for electronic control type controller |
| JPS583009A (ja) * | 1981-06-30 | 1983-01-08 | Nec Corp | デ−タ処理装置の電源制御装置 |
| JPS5850030A (ja) * | 1981-09-21 | 1983-03-24 | Mitsubishi Electric Corp | 電子計算機システムの電源制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3742839B2 (ja) | シャットダウンモードにおかれることが可能なクロック発生器 | |
| US6981163B2 (en) | Method and apparatus for power mode transition in a multi-thread processor | |
| US5175845A (en) | Integrated circuit with watchdog timer and sleep control logic which places IC and watchdog timer into sleep mode | |
| CA2210024C (en) | Method and apparatus for power supply switching with logic integrity protection | |
| US5485625A (en) | Method and apparatus for monitoring external events during a microprocessor's sleep mode | |
| US6393589B1 (en) | Watchdog timer control circuit with permanent and programmable enablement | |
| JP4322810B2 (ja) | 集積回路および低電圧検出システム | |
| US6134655A (en) | Method and apparatus for initializing a microprocessor to insure fault-free operation | |
| JPS59109955A (ja) | プロセツサ自動再始動回路 | |
| JP3617877B2 (ja) | コンピュータシステムおよびその自動起動方法 | |
| US5546588A (en) | Method and apparatus for preventing a data processing system from entering a non-recoverable state | |
| JP2012073928A (ja) | コンピュータのリセット方法およびコンピュータ | |
| JPS59220574A (ja) | 電気錠システムにおけるｃｐｕ暴走防止方式 | |
| US6816022B2 (en) | Oscillator system and method for starting and stopping an oscillator | |
| JPS5971525A (ja) | 状態制御装置 | |
| CA1321833C (en) | Memory retention system for volatile memory devices | |
| JPH0519911A (ja) | 電源回路 | |
| JP3466240B2 (ja) | 電源制御回路 | |
| CN121749728A (zh) | 一种用于抵御电源管理芯片待机锁死的复位重启电路及继电保护装置的电源电路 | |
| JPH0687213B2 (ja) | データ処理装置 | |
| KR890003479B1 (ko) | 마이콤의 순간 정전 대비 방법 | |
| JPS59220575A (ja) | 電気錠システムにおけるｃｐｕ暴走防止方式 | |
| JPH044276Y2 (ja) | ||
| JPH037963B2 (ja) | ||
| JPH06149417A (ja) | Ｃｐｕリセット装置 |