JPS59220A - デ−タ保持回路 - Google Patents
デ−タ保持回路Info
- Publication number
- JPS59220A JPS59220A JP57109490A JP10949082A JPS59220A JP S59220 A JPS59220 A JP S59220A JP 57109490 A JP57109490 A JP 57109490A JP 10949082 A JP10949082 A JP 10949082A JP S59220 A JPS59220 A JP S59220A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- data
- circuit
- latches
- latch stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、データ処理装置を構成するデータ保持回路に
関し、特に同期型フリップフロップにおいて、その構成
要素となっている複数個のランチを独立的に制御可能に
して、必要に応じて複数個の異なるデータを保持できる
ようＫ Ｉ、、た本のである。
関し、特に同期型フリップフロップにおいて、その構成
要素となっている複数個のランチを独立的に制御可能に
して、必要に応じて複数個の異なるデータを保持できる
ようＫ Ｉ、、た本のである。
技術の背景
従来、データ処理装置においては、マスタスレーブある
いはＤタイプのフリップフロップ等をデータ保持回路と
して用いて、論理回路を構成することが多い。
いはＤタイプのフリップフロップ等をデータ保持回路と
して用いて、論理回路を構成することが多い。
第１図および第２図は、それぞれマスタスレーブおよび
Ｄタイプのフリップフロップの一般的な回路構成例を示
したものであるが９図から明らかなように、これらのフ
リップフロップは、入力データをクロックの特定タイミ
ングで保持するための前段（Ｉｌに設けられた同期化用
のラッチあるいはラッチ群と、後段但に設けられた最終
的なデータ保持用ラッチとによって構成されているもの
と見ることができる。これらの前段にあふ同期化用うッ
チは、一旦、タイミング動作を行なって後段のラッチに
保持データを転送した後は９次のデータ入力動作が行な
われるまで使用されることがなく。
Ｄタイプのフリップフロップの一般的な回路構成例を示
したものであるが９図から明らかなように、これらのフ
リップフロップは、入力データをクロックの特定タイミ
ングで保持するための前段（Ｉｌに設けられた同期化用
のラッチあるいはラッチ群と、後段但に設けられた最終
的なデータ保持用ラッチとによって構成されているもの
と見ることができる。これらの前段にあふ同期化用うッ
チは、一旦、タイミング動作を行なって後段のラッチに
保持データを転送した後は９次のデータ入力動作が行な
われるまで使用されることがなく。
機能的には休止状態にある。
たとえば、このようなデータ保持回路が１つのデータを
保持している期間は、使用目的により異なるが、短いも
のでは数クロック期間から、長いものではモード表示々
どの場合の数分から数時間にわたるものがあり、いずれ
にしても、上記した前段の同期化用ラッチのハードウェ
ア利用効率は。
保持している期間は、使用目的により異なるが、短いも
のでは数クロック期間から、長いものではモード表示々
どの場合の数分から数時間にわたるものがあり、いずれ
にしても、上記した前段の同期化用ラッチのハードウェ
ア利用効率は。
通常、きわめて低い状態にあるものと見ることができる
。
。
ところで、ＩＣ化されるデータ処理装置の規模は、ＩＣ
に搭載できる基本ゲート数によりきまるため、上述した
ようなフリップフロップを構成する一部のラッチの様忙
利用効率の悪いゲートは。
に搭載できる基本ゲート数によりきまるため、上述した
ようなフリップフロップを構成する一部のラッチの様忙
利用効率の悪いゲートは。
実現可能なデータ処理装置の性能に制約を与える１つの
大きな要因となり、また裏返せば、装置の小型化、低消
費電力化を妨げるものとなっている。
大きな要因となり、また裏返せば、装置の小型化、低消
費電力化を妨げるものとなっている。
本発明の目的は、デ・−夕処理装置中に使用されろデー
タ保持回路において、その構成要素となっ。
タ保持回路において、その構成要素となっ。
ている複数個のラッチヶ個々に独立して使用可能にする
とともに、その中の利用可能な状態にあるラッチを、使
用目的および使用時刻の異なるデータの保持に当てるこ
とにより、基本ゲートの利用効率の高いデータ処理装置
を提供することにある。
とともに、その中の利用可能な状態にあるラッチを、使
用目的および使用時刻の異なるデータの保持に当てるこ
とにより、基本ゲートの利用効率の高いデータ処理装置
を提供することにある。
そして９本発明は、そのための構成として、複数のラッ
チにより構成され、データ入力、および１つのクロック
入力により同期的に動作する単一ビットのデータ保持回
路において、各ラッチの結合部に設けられて、ラッチ間
の結合および切断を切替えるスイッチ手段と、該スイッ
チ手段を制御する信号入力手段と、該スイッチ手段によ
り他のラッチへの出力結合を切断されるラッチの出力部
に設けられた出力信号取出し手段とをそなえ、必要に応
じて各ラッチ間の結合を切断して、各ラッチを別個のデ
ータ保持回路として使用可能にすることを特徴とするも
のである。
チにより構成され、データ入力、および１つのクロック
入力により同期的に動作する単一ビットのデータ保持回
路において、各ラッチの結合部に設けられて、ラッチ間
の結合および切断を切替えるスイッチ手段と、該スイッ
チ手段を制御する信号入力手段と、該スイッチ手段によ
り他のラッチへの出力結合を切断されるラッチの出力部
に設けられた出力信号取出し手段とをそなえ、必要に応
じて各ラッチ間の結合を切断して、各ラッチを別個のデ
ータ保持回路として使用可能にすることを特徴とするも
のである。
以下に２本発明を実施例にしたがって説明する。
第３図は２本発明をマスタスレーブの７リツプフロツプ
忙適用した場合の実施例回路を示す。同図において、１
はインバータ、２および３け２人力ＡＮＤゲート、４け
２人力ＮＯＲゲート、５けインバータ、６および７は３
人力ＮＡＮＤゲート。
忙適用した場合の実施例回路を示す。同図において、１
はインバータ、２および３け２人力ＡＮＤゲート、４け
２人力ＮＯＲゲート、５けインバータ、６および７は３
人力ＮＡＮＤゲート。
８および９は２人力ＮＡＮＤゲート、を示している。
全体の回路構成は第１図に示したものと同等であり、素
子１乃至５が第１のラッチ、そして素子６乃至８が第■
のラッチを形成している。なお。
子１乃至５が第１のラッチ、そして素子６乃至８が第■
のラッチを形成している。なお。
ＱＭ、 ＱＭが第１のラッチの出力ｔ Ｑｓ＊ Ｑ８が
第■のラッチの出力を表わしている。本実施例゛の回路
では、ＮＡＮＤゲート６．７の論理入力に９分雌制御信
号Ｓが加えられているところが、従来回路と相違してい
る点である。
第■のラッチの出力を表わしている。本実施例゛の回路
では、ＮＡＮＤゲート６．７の論理入力に９分雌制御信
号Ｓが加えられているところが、従来回路と相違してい
る点である。
分離制御信号Ｓが１”の値をとる期間は、全体で１つの
エツジ−トリガ・タイプのフリップフロップとして機能
する。
エツジ−トリガ・タイプのフリップフロップとして機能
する。
第４図は、この場合の動作波形を示している。
入力データは、クロックの前縁（リーディングエツジ）
で第■のラッチに読み込まれ、Ａ点の波形で示すように
９次のクロック入力までの間データを保持する。第■の
ラッチは、クロックが０ＦＦＫ々ったとき、ＮＡＮＤゲ
ート６および７により第１のラッチのデータを取り込み
、以後そのデータを保持する。
で第■のラッチに読み込まれ、Ａ点の波形で示すように
９次のクロック入力までの間データを保持する。第■の
ラッチは、クロックが０ＦＦＫ々ったとき、ＮＡＮＤゲ
ート６および７により第１のラッチのデータを取り込み
、以後そのデータを保持する。
次に９分離制御信号Ｓが”０″の値を示したときには、
ＮＡＮＤゲート６．７の出力は常に１”となり、第■の
ラッチは第１のラッチから論理的に分離され、以前のデ
ータをそのｉｔ保持し続ける。
ＮＡＮＤゲート６．７の出力は常に１”となり、第■の
ラッチは第１のラッチから論理的に分離され、以前のデ
ータをそのｉｔ保持し続ける。
第５図は、上記の例における第■のラッチの等節回路を
示す。図から明らかなように、入力データは、クロック
と同期して、ラッチに読み込まれる。したがって、３＝
″０”の間、第１のラッチは、第■のラッチに影響を与
えることなしに、出力端子ＱＭ、 ＱＭを用いて独立し
たクロックに同期したラッチとして機能させることがで
きる。なお。
示す。図から明らかなように、入力データは、クロック
と同期して、ラッチに読み込まれる。したがって、３＝
″０”の間、第１のラッチは、第■のラッチに影響を与
えることなしに、出力端子ＱＭ、 ＱＭを用いて独立し
たクロックに同期したラッチとして機能させることがで
きる。なお。
本実施例では簡単化のために、リセット入力を省略して
示しである。
示しである。
第６図は２本発明をＤタイプのフリップフロップに適用
した場合の実施例を示す。同図において１０は第１のラ
ッチ、１１は第■のラッチ部分であり、第２図に示した
従来回路に対応している。
した場合の実施例を示す。同図において１０は第１のラ
ッチ、１１は第■のラッチ部分であり、第２図に示した
従来回路に対応している。
本実施例では、２個のＮＡＮＤゲート１２および１３が
分離用ゲートとして２つのラッチの間に挿入されており
２分離制御信号Ｓにより、第２図の場合と同様に制御さ
れる。この場合には、クロックがＯＮの状態のとき＋
ＱＭ＋ ＱＭの論理値が”１”となるため、意味をもた
ないが、それ以外の状態ではデータを保持することがで
きる。
分離用ゲートとして２つのラッチの間に挿入されており
２分離制御信号Ｓにより、第２図の場合と同様に制御さ
れる。この場合には、クロックがＯＮの状態のとき＋
ＱＭ＋ ＱＭの論理値が”１”となるため、意味をもた
ないが、それ以外の状態ではデータを保持することがで
きる。
第１図および第２図はそれぞれ従来の同期型フリッフロ
ップの構成例を示す回路図、第３図は本発明実施例によ
る同期型フリップフロップの回路図、第４図は第３図の
回路において９分離制御信号Ｓを”１″とした場合の動
作波形図、第５図は第３図の回路において９分離制御信
号Ｓｆ”Ｏ″とした場合の第１のラッチの等価回路図、
第６図は本発明実施例によるＤタイプフリップフロップ
の回路図である。 図中、１けＮＡＮＤゲート、 ２ｉ−よび３はＡＮＤ
ゲート、４はＮＯＲゲート、５はインバータ、６乃至９
はＮＡＮＤゲート、■および■は異なるラッチ段、 Ｑ
Ｍおよび４Ｍは第１のラッチの出力、ＱｓおよびＱ８は
第■のラッチ段、Ｓは分離制御信号を表わしている。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣 （外１名） １０
ップの構成例を示す回路図、第３図は本発明実施例によ
る同期型フリップフロップの回路図、第４図は第３図の
回路において９分離制御信号Ｓを”１″とした場合の動
作波形図、第５図は第３図の回路において９分離制御信
号Ｓｆ”Ｏ″とした場合の第１のラッチの等価回路図、
第６図は本発明実施例によるＤタイプフリップフロップ
の回路図である。 図中、１けＮＡＮＤゲート、 ２ｉ−よび３はＡＮＤ
ゲート、４はＮＯＲゲート、５はインバータ、６乃至９
はＮＡＮＤゲート、■および■は異なるラッチ段、 Ｑ
Ｍおよび４Ｍは第１のラッチの出力、ＱｓおよびＱ８は
第■のラッチ段、Ｓは分離制御信号を表わしている。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣 （外１名） １０
Claims (1)
- 【特許請求の範囲】 複数のラッチにより構成され、データ久方および１つの
クロック大刀により同期的に動作する単一ビットのデー
タ保持回路において、各ラッチの結合部に設けられて、
：７ツチ間の結合および切断ケ切替えるスイッチ手段と
、該スイッチ手段を制御する信号入力手段と、該スイッ
チ手段により他のラッチへの出力結合を切断されるラッ
チの出方部に設けられた出力信号取出し手段とをそなえ
。 必要に応じて各ラッチ間の結合を切断して、各ラッチを
別個のデータ保持回路として使用可能にすることを特徴
とするデータ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109490A JPS59220A (ja) | 1982-06-25 | 1982-06-25 | デ−タ保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109490A JPS59220A (ja) | 1982-06-25 | 1982-06-25 | デ−タ保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59220A true JPS59220A (ja) | 1984-01-05 |
| JPH0241929B2 JPH0241929B2 (ja) | 1990-09-20 |
Family
ID=14511565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109490A Granted JPS59220A (ja) | 1982-06-25 | 1982-06-25 | デ−タ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911050A (ja) * | 1972-05-25 | 1974-01-31 | ||
| JPS5180752A (ja) * | 1975-01-10 | 1976-07-14 | Hitachi Ltd | Ronrikairo |
-
1982
- 1982-06-25 JP JP57109490A patent/JPS59220A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911050A (ja) * | 1972-05-25 | 1974-01-31 | ||
| JPS5180752A (ja) * | 1975-01-10 | 1976-07-14 | Hitachi Ltd | Ronrikairo |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241929B2 (ja) | 1990-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6265930B1 (en) | Glitch free clock multiplexer circuit | |
| US4965472A (en) | Programmable high speed state machine with sequencing capabilities | |
| JPH0326107A (ja) | 論理回路 | |
| US5155745A (en) | Synchronizer for asynchronous computer command data | |
| JPS59220A (ja) | デ−タ保持回路 | |
| US4387341A (en) | Multi-purpose retimer driver | |
| JPH0616277B2 (ja) | 事象配分・結合装置 | |
| JPS6376640A (ja) | 調歩同期信号受信回路 | |
| SU1624532A1 (ru) | Д-триггер | |
| JPS61110253A (ja) | 同期化回路 | |
| US6201422B1 (en) | State machine, semiconductor device and electronic equipment | |
| JP2674794B2 (ja) | タイミング回路 | |
| KR100278271B1 (ko) | 클럭주파수분주장치 | |
| JPS62261216A (ja) | クロツク分配回路 | |
| SU739720A1 (ru) | Устройство дл выделени одного импульса из импульсной последовательности | |
| JPS63279614A (ja) | 論理集積回路 | |
| JPH0440140A (ja) | 先発優先回路 | |
| JPS58223827A (ja) | 信号遅延時間可変装置 | |
| JP2565189B2 (ja) | 信号処理回路 | |
| KR20240040880A (ko) | 글리치-프리의 클록 다중화 회로 | |
| SU1464216A1 (ru) | Регистр сдвига | |
| CN121857918A (zh) | 触发时钟生成电路和芯片 | |
| SU1413622A1 (ru) | Устройство дл сортировки чисел | |
| SU1594534A1 (ru) | Устройство дл последовательного выделени нулей из двоичного кода | |
| CN118262757A (zh) | 一种数据读取装置和控制芯片 |