JPH0440140A - 先発優先回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 伝送データに先発優先の順位を付する回路に関し、 回路規模を縮小することができるとともに、入力データ
に特定符号が入力されてから出力されるまでの遅延時間
の増大を防止した先発優先回路を提供することを目的と
し、 特定符号の入力を与えられたとき該特定符号の出力状態
を保持するとともに、自己以外のいずれかのデータ保持
手段の該特定符号の出力状態によってリセットされるＮ
（Ｎは２以上の自然数）個のデータ保持手段を備え、該
Ｎ個のデータ保持手段の入力データ中最初に特定符号と
なった入力データを保持して出力し、後から該特定符号
となったすべての入力データを無視することによって構
成する。

〔産業上の利用分野〕

本発明は複数の伝送データに優先順位を付する回路に係
り、特に複数個の入力データ中、最初に符号“１”にな
った入力データを優先し、後から符号“１″になった入
力データを無視するための先発優先回路に関するもので
ある。

先発優先回路は、データ伝送用装置等において、入力デ
ータ番こ優先順位を与えてデータの操作を行うことが必
要な場合に用いられるものである。

このような先発優先回路は、なるべく少ない回路規模で
実現でき、るものであることが要望される。

〔従来の技術〕

第５図は従来の先発優先回路の構成を例示したものであ
って、２人カテータＤ、、、Ｄ、、に対するものを示し
ている。

図示のように、フリップフロップ１１．１２、ナントゲ
ート２１，２２、インバータ３１．３２を備え、ナント
ゲート２１の一方の入力端に入力データＤＫＩを接続し
、他方の入力端にナントゲート２２の出力を接続してナ
ンド演算を行い、ナントゲート２２の一方の入力端に入
力データｎｔｚを接続し、他方の入力端にナントゲート
２１の出力を接続してナンド演算を行い、それぞれの出
力をインバータ２１．２２を経て符号反転したのち、そ
れぞれフリップフロップ３１．３２のデータ入力端子り
に入力する。

さらにフリップフロップ３１．３２のクロック入力端子
ＣＫにクロック信号ＣＫを加えて、それぞれの出力端子
Ｑから出力データＤ。Ｉ＋ＤＯ！を出力する構成を有し
ている。

第５図に示された先発優先回路は、例えば一方のナント
ゲート２１の入力端のデータＤＩｌが最初に符号“１”
になったとき、他方の入力端の入力も符号“１”であれ
ば、ナントゲート２１の出力が符号“０″となるので、
インバータ３１の出力が符号“１”となり、フリップフ
ロップ１１でクロック信号ＣＫと同期化が行われて、符
号“１”の出力データＤＯＩを生じる。

この状態で、他方のナントゲート２２の入力データＤ＋
ｚ　　が符号″１”で入力されても、インノ＜−タ３２
の出力が符号“１”にならないため、フリップフロップ
１２の出力データＩ）ｏｘは、符号″１″にならない。

すなわち、あとからナントゲート２１に加えられた符号
“１”の入力データＤ１、は無視されて、先発優先動作
が行われる。

第６図は従来の先発優先回路の動作タイミングチャート
を示したものであって、ナントゲート２１の入力ＤＩ＋
が符号“１”になったことによって、（Ａ）に示すよう
にインバータ３１の出力が符号″１″となり、さらにこ
れによってフリップフロップ１１の出力り。ｌに符号°
“１”が生じるが、ナントゲート２２の入力Ｉ）＋ｚに
よっては、出力Ｄｏｇに符号″１″を生じないことが示
されている。この際、インバータ３１の出力（Ａ）およ
びフリップフロップ１１の出力り。Ｉにおける符号“１
”の発生は、回路素子の動作遅れによって次第に遅延す
るが、特にナントゲートにおける遅延が大きいことが示
されている。

〔発明が解決しようとする課題〕

第５図に示された従来の先発優先回路は、入力数と同数
のナントゲートと、インバータと、フリップフロップと
を必要とし、従って特に入力数が増加した場合、回路規
模が増大するという問題がある。

また第５図の回路形式で入力数が多い場合には、入力側
に多入力ナンドゲートを使用するが、このような多入力
ナンドゲートを実現するために、ゲートを複数段重ねて
使用する場合があるが、これによって遅延時間が増大し
て、入力データに符号“１″が入力されてから、出力さ
れるまでに時間がかかるとういう問題がある。

第７図（ａ）、　（ｂ）は多入力ナンドゲートのゲート
展開を説明するものであって、（ａ）に示す８人力ナン
ドゲート４１をゲート展開すると、例えば（ロ）に示す
ように２段のゲート５１〜５６およびナントゲート５７
からなる３段のゲート構成を必要とする。

このようにゲート段数が多い場合には、遅延時間は著し
く大きくなる。

本発明はこのような従来技術の課題を解決しようとする
ものであって、先発優先回路において回路規模を縮小す
ることができるとともに、入力データに符号“１”が入
力されてから出力されるまでの遅延時間の増大を防止し
た先発優先回路を提供することを目的としている。

〔課題を解決するための手段〕

本発明は第１図にその原理的構成を示すように、Ｎ（Ｎ
は２以上の自然数）個のデータ保持手段１１．１２、−
・＋　　１Ｎを備えている。これらＮ個のデータ保持手
段１．．１！、−、１Ｎは、特定符号の入力を与えられ
たとき特定符号の出力状態を保持するとともに、自己以
外のいずれかのデータ保持手段の該特定符号の出力状態
によってリセットされることによって、Ｎ個のデータ保
持手段Ｉ１．１２。

、１Ｎの入力データ中最初に特定符号となった入力デー
タを保持して出力し、後から該特定符号となったすべて
の入力データを無視する。

〔作用〕

Ｎ個のデータ保持手段１１１　１　ｚ、−、Ｉ　Ｎは、
特定符号の入力を与えられたとき特定符号の出力を発生
して、その出力状態を保持する。またＮ個のデータ保持
手段１．．１２、−・＋　　１Ｎは、論理和手段２　、
、２　、、・・−’２Ｎを経てリセット入力を与えられ
ることによって、自己以外のいずれかのデータ保持手段
の特定符号の出力状態によってリセットされる。これに
よって、Ｎ個のデータ保持手段１１，１２、−・・、１
Ｎの入力データ中、最初に特定符号となった入力データ
を保持して出力し、後から特定符号となったすべての入
力データを無視する先発優先回路として機能するが、こ
の場合の回路構成が簡単であるとともに、データ保持手
段の入出力線上にゲート等が存在しないので、入力デー
タが与えられてから、出力データが発生するまでの時間
が短い。

〔実施例〕

第２図は本発明の一実施例を示したものであって、フリ
ップフロップ１０１．１０□、ゲート２０１．２０１を
備えた構成が示されている。

図示のように、フリップフロップ１０１のデータ入力端
子りに入力データＤＩ＋を接続して、フリップフロップ
１０１の出力端子Ｑから出力データＤｏｔを取り出し、
フリップフロップ１０！のデータ入力端子りに入力デー
タＩ）＋ｚを接続して、フリップフロップ１０ｚの出力
端子Ｑから出力データＩ）ｏｚを取り出す。

また、フリップフロップ１０ｔの反転出力端子ＸＱの信
号とリセット信号ＸＲＥＳＥＴとの論理積をゲート２０
．で求めて、フリップフロップ１０、のりセット端子Ｘ
ＲＥＳＥＴに入力し、フリップフロップ１０１の反転出
力端子ＸＱの信号とリセット信号Ｘ　ＲＥ　Ｓ　Ｅ　Ｔ
との論理積をゲート２ｏｚで求めて、フリップフロップ
１０．のリセット端子ＸＲＥＳＥＴに接続する。

さらに、フリップフロップ１０１，１０．のクロック端
子ＣＫには、クロック信号ＣＫを接続する。

第３図は、第２図の実施例の動作タイミングチャートを
示す図である。

最初、リセット信号ＸＲＥＳＥＴとして符号“０”が与
えられると、（Ａ）、　　（Ｂ）に示すように、ゲー）
２０＋、２０ｇのそれぞれの出力が符号“０″となるた
め、フリップフロップ１０．．１０□は初期化されて、
それぞれの出力端子Ｑの出力が符号°“０”となり、反
転出力端子ＸＱの出力が符号“１”となる。

次に、リセット信号ＸＲＥＳＥＴとして符号“１”が与
えられると、本回路が動作状態となる。

例えば、入力データＤ　Ｉ　１が符号“１”となると、
クロック信号ＣＫの立ち上がりで、フリップフロップ１
０１の出力端子Ｑに“１”が出力されて、出力データＤ
、が符号“１″となって保持されるとともに、反転出力
端子ＸＱに符号“０”が出力される。

フリップフロップ１０．の反転出力端子ＸＱに符号“０
″が出力されたことによって、ゲート２０８の出力が符
号“０”となり、従ってフリップフロップ１０！はリセ
ット状態となる。

このため、フリップフロップＬｏｇの入力データＤＩｚ
に符号“１”が与えられても、フリップフロップ１０！
はセットすることができない。従って入力データＤｌ！
における符号“１”は無視され、最初に符号“１”が与
えられた入力データＤ１１が優先される。

この場合、フリップフロップｉｏｔ、ｉｏｚにおいて、
入力データＤＩｌ＋　　ＤＩ２の変化をクロック信号Ｃ
Ｋによって読み込むことによって、直ちに出力データＤ
。ｌ＋Ｄｏ！に変化を生じるので、従来技術のように、
入力データに符号“１”が入力されてから、出力される
までに時間がかがるという問題が解決され名。

第４図は本発明の他の実施例を示したものであって、Ｎ
個の入力データＤ＋＋、　　ＤＩ！！＋−・−、Ｄ１Ｎ
に対応する構成が示されている。

フリップフロップｌ　Ｏｌ＋　１０　！、・・・・・、
　　１０　Ｎは、入力データＤＩｌ＋　Ｉ）＋ｚ、　’
−１Ｉ）＋ｓをそれぞれデータ入力端子りに接続され、
それぞれの出力端子Ｑから出力データＤｏｔ、　　Ｄｏ
ｚ＋　　−、ＤＯＮを取り出される。

各フリップフロップ１０＋、１０ｇ、・−，１ＯＮのリ
セット端子ＸＲＥＳＥＴには、それぞれゲート２０＋、
２０□、−・−９２ＯＮの出力が接続され、各ゲ−）２
０．．２０□、−・、２０Ｈの入力には、対応するフリ
ップフロップ１０１．１０　ｔ、−’、　　１０　Ｎ以
外の各フリップフロップの反転出力ＸＱが接続されてい
る。

また各フリップフロップ１０．，１０□、−２１０８の
クロック端子ＣＫには、クロック信号ＣＫが共通に接続
されている。

第４図に示された実施例では、第２図に示された実施例
の場合と同様に、入力データＤ、、、Ｄ、、。

−・−、Ｄ１Ｎのいずれかに符号“１”が与えられて、
対応するフリップフロップの出力端子Ｑに符号“１”が
出力されると、他のすべてのフリップフロップのリセッ
ト端子ＸＲＥＳＥＴが符号″０″となるので他の入力デ
ータがあとで符号“１″となっても、そのフリップフロ
ップはリセット状態にあるため、その入力データは無視
されて、第２図の実施例の場合と同様な先発優先の動作
が行われる。

第２図および第４図に示された先発優先回路では、第５
図に示された従来の先発優先回路と比較して、１人力当
り１個のインバータを節約できるので、回路規模が小さ
くなる。またフリップフロップの入出力線上にゲート等
が存在しないので、入力データが加えられてから出力デ
ータが現れるまでの遅延時間の増大が防止される。

なお本発明で先発優先される特定符号の入力は、符号“
１”に限るものでなく、符号“０”でもよい。

〔発明の効果〕

以上説明したように本発明の先発優先回路では、従来の
回路と比較して回路規模が縮小される。また入力データ
が加えられてから、出力データが発生するまでの時間が
短い、従って本発明によれば、先発優先回路の簡単化と
特性向上を図ることができるようになる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、第３図は第２図の実施例の動作タ
イミングチャートを示す図、第４図は本発明の他の実施
例を示す図、第５図は従来の先発優先回路を示す図、第
６図は従来の先発優先回路の動作タイミングチャートを
示す図、第７図（ａ）、（ロ）は多入力ナンドゲートの
ゲート展開を説明する図である。 １　ｒ、　１　ｇ、’−−−’Ｉ　Ｎはフリップフロッ
プ、２Ｉ、２ｇ。 −・−２Ｎは論理和回路である。

Claims (1)

【特許請求の範囲】
1. 特定符号の入力を与えられたとき該特定符号の出力状態
   を保持するとともに、自己以外のいずれかのデータ保持
   手段の該特定符号の出力状態によってリセットされるＮ
   （Ｎは２以上の自然数）個のデータ保持手段（１＿１、
   １＿２、・・・・・、１＿Ｎ）を備え、該Ｎ個のデータ
   保持手段（１＿１、１＿２、・・・・・、１＿Ｎ）の入
   力データ中最初に特定符号となった入力データを保持し
   て出力し、後から該特定符号となったすべての入力デー
   タを無視することを特徴とする先発優先回路。