JPH0241929B2 - - Google Patents
Info
- Publication number
- JPH0241929B2 JPH0241929B2 JP57109490A JP10949082A JPH0241929B2 JP H0241929 B2 JPH0241929 B2 JP H0241929B2 JP 57109490 A JP57109490 A JP 57109490A JP 10949082 A JP10949082 A JP 10949082A JP H0241929 B2 JPH0241929 B2 JP H0241929B2
- Authority
- JP
- Japan
- Prior art keywords
- latch
- data
- input
- holding circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
発明の技術分野
本発明は、データ処理装置を構成するデータ保
持回路に関し、特に同期型フリツプフロツプにお
いて、その構成要素となつている複数個のラツチ
を独立的に制御可能にして、必要に応じて複数個
の異なるデータを保持できるようにしたものであ
る。
持回路に関し、特に同期型フリツプフロツプにお
いて、その構成要素となつている複数個のラツチ
を独立的に制御可能にして、必要に応じて複数個
の異なるデータを保持できるようにしたものであ
る。
技術の背景
従来、データ処理装置においては、マスタスレ
ーブあるいはＤタイプのフリツプフロツプ等をデ
ータ保持回路として用いて、論理回路を構成する
ことが多い。
ーブあるいはＤタイプのフリツプフロツプ等をデ
ータ保持回路として用いて、論理回路を構成する
ことが多い。
第１図および第２図は、それぞれマスタスレー
ブおよびＤタイプのフリツプフロツプの一般的な
回路構成例を示したものであるが、図から明らか
なように、これらのフリツプフロツプは、入力デ
ータをクロツクの特定タイミングで保持するため
の前段に設けられた同期化用のラツチあるいは
ラツチ群と、後段に設けられた最終的なデータ
保持用ラツチとによつて構成されているものと見
ることができる。これらの前段にある同期化用ラ
ツチは、一旦、タイミング動作を行なつて後段の
ラツチに保持データを転送した後は、次のデータ
入力動作が行なわれるまで使用されることがな
く、機能的には休止状態にある。
ブおよびＤタイプのフリツプフロツプの一般的な
回路構成例を示したものであるが、図から明らか
なように、これらのフリツプフロツプは、入力デ
ータをクロツクの特定タイミングで保持するため
の前段に設けられた同期化用のラツチあるいは
ラツチ群と、後段に設けられた最終的なデータ
保持用ラツチとによつて構成されているものと見
ることができる。これらの前段にある同期化用ラ
ツチは、一旦、タイミング動作を行なつて後段の
ラツチに保持データを転送した後は、次のデータ
入力動作が行なわれるまで使用されることがな
く、機能的には休止状態にある。
たとえば、このようなデータ保持回路が１つの
データを保持している期間は、使用目的により異
なるが、短いものでは数クロツク期間から、長い
ものではモード表示などの場合の数分から数時間
にわたるものがあり、いずれにしても、上記した
前段の同期化用ラツチのハードウエア利用効率
は、きわめて低い状態にあるものと見ることがで
きる。
データを保持している期間は、使用目的により異
なるが、短いものでは数クロツク期間から、長い
ものではモード表示などの場合の数分から数時間
にわたるものがあり、いずれにしても、上記した
前段の同期化用ラツチのハードウエア利用効率
は、きわめて低い状態にあるものと見ることがで
きる。
ところで、IC化されるデータ処理装置の規模
は、ICに塔載できる基本ゲート数によりきまる
ため、上述したようなフリツプフロツプを構成す
る一部のラツチの様に利用効率の悪いゲートは、
実現可能なデータ処理装置の性能に制約を与える
１つの大きな要因となり、また裏返せば、装置の
小型化、低消費電力化を妨げるものとなつてい
る。
は、ICに塔載できる基本ゲート数によりきまる
ため、上述したようなフリツプフロツプを構成す
る一部のラツチの様に利用効率の悪いゲートは、
実現可能なデータ処理装置の性能に制約を与える
１つの大きな要因となり、また裏返せば、装置の
小型化、低消費電力化を妨げるものとなつてい
る。
発明の目的および構成
本発明の目的は、データ処理装置中に使用され
るデータ保持回路において、その構成要素となつ
ている複数個のラツチを個々に独立して使用可能
にするとともに、その中の利用可能な状態にある
ラツチを、使用目的および使用時刻の異なるデー
タの保持に当てることにより、基本ゲートの利用
効率の高いデータ処理装置を提供することにあ
る。
るデータ保持回路において、その構成要素となつ
ている複数個のラツチを個々に独立して使用可能
にするとともに、その中の利用可能な状態にある
ラツチを、使用目的および使用時刻の異なるデー
タの保持に当てることにより、基本ゲートの利用
効率の高いデータ処理装置を提供することにあ
る。
そして、本発明は、そのための構成として、第
１のラツチ及び第２のラツチにより構成され、デ
ータ入力および１つのクロツク入力の前縁で第１
のラツチはデータを保持し、前記クロツク入力の
後縁で第２のラツチは前記第１のラツチに保持さ
れているデータを保持する単一ビツトのデータ保
持回路において、 第１のラツチ及び第２のラツチの結合部に設け
られて、前記ラツチ間の結合および切断を切替え
るスイツチ手段と、 該スイツチ手段を制御する信号入力手段と、該
スイツチ手段により第２のラツチへの出力結合を
切断される第１のラツチの出力部に設けられた出
力信号取出し手段とをそなえ、 第１のラツチのデータを第２のラツチが保持し
た後に、前記スイツチ手段により、前記第１のラ
ツチと第２のラツチ間の結合を切断し、前記第１
のラツチを別個のデータ保持回路として使用可能
とし、異なるデータの保持に当てることを特徴と
するものである。
１のラツチ及び第２のラツチにより構成され、デ
ータ入力および１つのクロツク入力の前縁で第１
のラツチはデータを保持し、前記クロツク入力の
後縁で第２のラツチは前記第１のラツチに保持さ
れているデータを保持する単一ビツトのデータ保
持回路において、 第１のラツチ及び第２のラツチの結合部に設け
られて、前記ラツチ間の結合および切断を切替え
るスイツチ手段と、 該スイツチ手段を制御する信号入力手段と、該
スイツチ手段により第２のラツチへの出力結合を
切断される第１のラツチの出力部に設けられた出
力信号取出し手段とをそなえ、 第１のラツチのデータを第２のラツチが保持し
た後に、前記スイツチ手段により、前記第１のラ
ツチと第２のラツチ間の結合を切断し、前記第１
のラツチを別個のデータ保持回路として使用可能
とし、異なるデータの保持に当てることを特徴と
するものである。
発明の実施例
以下に、本発明を実施例にしたがつて説明す
る。
る。
第３図は、本発明をマスタスレーブのフリツプ
フロツプに適用した場合の実施例回路を示す。同
図において、１はインバータ、２および３は２入
力ANDゲート、４は２入力NORゲート、５はイ
ンバータ、６および７は３入力NANDゲート、
８および９は２入力NANDゲート、を示してい
る。
フロツプに適用した場合の実施例回路を示す。同
図において、１はインバータ、２および３は２入
力ANDゲート、４は２入力NORゲート、５はイ
ンバータ、６および７は３入力NANDゲート、
８および９は２入力NANDゲート、を示してい
る。
全体の回路構成は第１図に示したものと同等で
あり、素子１乃至５が第のラツチ、そして素子
６乃至８が第のラツチを形成している。なお、
QM，Mが第のラツチの出力、QS，Sが第
のラツチの出力を表わしている。本実施例の回路
では、NANDゲート６，７の論理入力に、分離
制御信号Ｓが加えられているところが、従来回路
と相違している点である。
あり、素子１乃至５が第のラツチ、そして素子
６乃至８が第のラツチを形成している。なお、
QM，Mが第のラツチの出力、QS，Sが第
のラツチの出力を表わしている。本実施例の回路
では、NANDゲート６，７の論理入力に、分離
制御信号Ｓが加えられているところが、従来回路
と相違している点である。
分離制御信号Ｓが“１”の値をとる期間は、全
体で１つのエツジ・トリガ・タイプのフリツプフ
ロツプとして機能する。
体で１つのエツジ・トリガ・タイプのフリツプフ
ロツプとして機能する。
第４図は、この場合の動作波形を示している。
入力データは、クロツクの前縁（リーデイングエ
ツジ）で第のラツチに読み込まれ、Ａ点の波形
で示すように、次のクロツク入力までの間データ
を保持する。第のラツチは、クロツクがOFF
になつたとき、NANDゲート６および７により
第１のラツチのデータを取り込み、以後そのデー
タを保持する。
入力データは、クロツクの前縁（リーデイングエ
ツジ）で第のラツチに読み込まれ、Ａ点の波形
で示すように、次のクロツク入力までの間データ
を保持する。第のラツチは、クロツクがOFF
になつたとき、NANDゲート６および７により
第１のラツチのデータを取り込み、以後そのデー
タを保持する。
次に、分離制御信号Ｓが“０”の値を示したと
きには、NANDゲート６，７の出力は常に“１”
となり、第のラツチは第１のラツチから論理的
に分離され、以前のデータをそのまま保持し続け
る。
きには、NANDゲート６，７の出力は常に“１”
となり、第のラツチは第１のラツチから論理的
に分離され、以前のデータをそのまま保持し続け
る。
第５図は、上記の例における第のラツチの等
価回路を示す。図から明らかなように、入力デー
タは、クロツクと同期して、ラツチに読み込まれ
る。したがつて、Ｓ＝“０”の間、第のラツチ
は、第のラツチに影響を与えることなしに、出
力端子QM，Mを用いて独立したクロツクに同期
したラツチとして機能させることができる。な
お、本実施例では簡単化のために、リセツト入力
を省略して示してある。
価回路を示す。図から明らかなように、入力デー
タは、クロツクと同期して、ラツチに読み込まれ
る。したがつて、Ｓ＝“０”の間、第のラツチ
は、第のラツチに影響を与えることなしに、出
力端子QM，Mを用いて独立したクロツクに同期
したラツチとして機能させることができる。な
お、本実施例では簡単化のために、リセツト入力
を省略して示してある。
第６図は、本発明をＤタイプのフリツプフロツ
プに適用した場合の実施例を示す。同図において
１０は第のラツチ、１１は第のラツチ部分で
あり、第２図に示した従来回路に対応している。
本実施例では、２個のNANDゲート１２および
１３が分離用ゲートとして２つのラツチの間に挿
入されており、分離制御信号Ｓにより、第２図の
場合と同様に制御される。この場合には、クロツ
クがONの状態のとき、QM，Mの論理値が“１”
となるため、意味をもたないが、それ以外の状態
ではデータを保持することができる。
プに適用した場合の実施例を示す。同図において
１０は第のラツチ、１１は第のラツチ部分で
あり、第２図に示した従来回路に対応している。
本実施例では、２個のNANDゲート１２および
１３が分離用ゲートとして２つのラツチの間に挿
入されており、分離制御信号Ｓにより、第２図の
場合と同様に制御される。この場合には、クロツ
クがONの状態のとき、QM，Mの論理値が“１”
となるため、意味をもたないが、それ以外の状態
ではデータを保持することができる。
第１図および第２図はそれぞれ従来の同期型フ
リツプフロツプの構成例を示す回路図、第３図は
本発明実施例による同期型フリツプフロツプの回
路図、第４図は第３図の回路において、分離制御
信号Ｓを“１”とした場合の動作波形図、第５図
は第３図の回路において、分離制御信号Ｓを
“０”とした場合の第のラツチの等価回路図、
第６図は本発明実施例によるＤタイプフリツプフ
ロツプの回路図である。 図中、１はNANDゲート、２および３はAND
ゲート、４はNORゲート、５はインバータ、６
乃至９はNANDゲート、およびは異なるラ
ツチ段、QMおよびMは第のラツチの出力、QS
およびSは第のラツチ段、Ｓは分離制御信号
を表わしている。
リツプフロツプの構成例を示す回路図、第３図は
本発明実施例による同期型フリツプフロツプの回
路図、第４図は第３図の回路において、分離制御
信号Ｓを“１”とした場合の動作波形図、第５図
は第３図の回路において、分離制御信号Ｓを
“０”とした場合の第のラツチの等価回路図、
第６図は本発明実施例によるＤタイプフリツプフ
ロツプの回路図である。 図中、１はNANDゲート、２および３はAND
ゲート、４はNORゲート、５はインバータ、６
乃至９はNANDゲート、およびは異なるラ
ツチ段、QMおよびMは第のラツチの出力、QS
およびSは第のラツチ段、Ｓは分離制御信号
を表わしている。
Claims (1)
- 【特許請求の範囲】 １ 第１のラツチ及び第２のラツチにより構成さ
れ、データ入力および１つのクロツク入力の前縁
で第１のラツチはデータを保持し、前記クロツク
入力の後縁で第２のラツチは前記第１のラツチに
保持されているデータを保持する単一ビツトのデ
ータ保持回路において、 第１のラツチ及び第２のラツチの結合部に設け
られて、前記ラツチ間の結合および切断を切替え
るスイツチ手段と、 該スイツチ手段を制御する信号入力手段と、該
スイツチ手段により第２のラツチへの出力結合を
切断される第１のラツチの出力部に設けられた出
力信号取出し手段とをそなえ、 第１のラツチのデータを第２のラツチが保持し
た後に、前記スイツチ手段により、前記第１のラ
ツチと第２のラツチ間の結合を切断し、前記第１
のラツチを別個のデータ保持回路として使用可能
とし、異なるデータの保持に当てることを特徴と
するデータ保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109490A JPS59220A (ja) | 1982-06-25 | 1982-06-25 | デ−タ保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109490A JPS59220A (ja) | 1982-06-25 | 1982-06-25 | デ−タ保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59220A JPS59220A (ja) | 1984-01-05 |
| JPH0241929B2 true JPH0241929B2 (ja) | 1990-09-20 |
Family
ID=14511565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109490A Granted JPS59220A (ja) | 1982-06-25 | 1982-06-25 | デ−タ保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59220A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911050A (ja) * | 1972-05-25 | 1974-01-31 | ||
| JPS5180752A (ja) * | 1975-01-10 | 1976-07-14 | Hitachi Ltd | Ronrikairo |
-
1982
- 1982-06-25 JP JP57109490A patent/JPS59220A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59220A (ja) | 1984-01-05 |
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