JPS59221900A - メモリ検定装置 - Google Patents
メモリ検定装置Info
- Publication number
- JPS59221900A JPS59221900A JP58097148A JP9714883A JPS59221900A JP S59221900 A JPS59221900 A JP S59221900A JP 58097148 A JP58097148 A JP 58097148A JP 9714883 A JP9714883 A JP 9714883A JP S59221900 A JPS59221900 A JP S59221900A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- program
- memories
- read
- latch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、マイクロプロセッサ−のプログラムの暴走
を妨止するために、ハードウェアでプログラムのＲＯＭ
チェックすることに関するものである。
を妨止するために、ハードウェアでプログラムのＲＯＭ
チェックすることに関するものである。
従来この種のマイクロプロセッサ−の構成として第１図
に示すものがあった。図において、（１）はＣＰＵ、（
２）はアドレスラッチ、（３）はアドレスデコーダ、（
４）はプログラムＲＯＭである。第１図は８０Ｂ５Ａの
ＣＰＵの構成例であＬ（５）はリードライン、（６）は
アドレスラッチライン、（７）はアドレスレコーダ（３
）ＫよシメモリｆＪ］を指定するチップセレクト信号で
ある。また、（８）はアドレスデータバスである。
に示すものがあった。図において、（１）はＣＰＵ、（
２）はアドレスラッチ、（３）はアドレスデコーダ、（
４）はプログラムＲＯＭである。第１図は８０Ｂ５Ａの
ＣＰＵの構成例であＬ（５）はリードライン、（６）は
アドレスラッチライン、（７）はアドレスレコーダ（３
）ＫよシメモリｆＪ］を指定するチップセレクト信号で
ある。また、（８）はアドレスデータバスである。
その他の信号ラインは省略しである。また、その他の周
辺回路も省略しである。
辺回路も省略しである。
次に動作について説明する。ＣＰ Ｕ （１）はプログ
ラムＲＯＭ （４）からアドレスデータバス（８）を通
して命令を７エツチしてそれを解読して必要な処理をす
る。
ラムＲＯＭ （４）からアドレスデータバス（８）を通
して命令を７エツチしてそれを解読して必要な処理をす
る。
ＣＰＵはどんな命令を７エツチするかをアドレスバスで
指定するが、その領域をアドレスデコーダ（３）で解読
して、プログラムＲＯＭ （４）等をセレクトスる０８
０８５Ａではアドレスバスとデータバスとが時分割で使
用しているため、アドレスラッチ回路（２）でアドレス
とデータを分離する。その信号がアドレスラッチ信号（
６）である。
指定するが、その領域をアドレスデコーダ（３）で解読
して、プログラムＲＯＭ （４）等をセレクトスる０８
０８５Ａではアドレスバスとデータバスとが時分割で使
用しているため、アドレスラッチ回路（２）でアドレス
とデータを分離する。その信号がアドレスラッチ信号（
６）である。
この種のマイクロプロセッサ−の従来の構成では、安価
にプログラムのメモリチェックするものがなかった。
にプログラムのメモリチェックするものがなかった。
従来のＣＰＵでは、安価性又は技術的にグログラムのチ
ェック機構を持ったものが少なく、また使用者側でメモ
リの誤シ検出回路を構成することは構成が複雑で、メモ
リが高価なので、実施しているものがほとんどなかった
。そのため、マイコンを利用した装置ではプログラムの
暴走等信頼性をかくものが多い。
ェック機構を持ったものが少なく、また使用者側でメモ
リの誤シ検出回路を構成することは構成が複雑で、メモ
リが高価なので、実施しているものがほとんどなかった
。そのため、マイコンを利用した装置ではプログラムの
暴走等信頼性をかくものが多い。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、安いメモリを２重化することによ
って、パリティによるメモリ検出よりもさらに高い信頼
性のあるメモリ検出装置を提供することを目的としてい
る。
めになされたもので、安いメモリを２重化することによ
って、パリティによるメモリ検出よりもさらに高い信頼
性のあるメモリ検出装置を提供することを目的としてい
る。
以下、この発明の一実施例を図について説明する。第２
図において、（１）〜（８）は従来のものと同じである
。（９）はメモリ（４）からＣＰＵに読み込まれた信号
をラッチするラッチ回路、（１０はラッチ回路の内容を
比較する比較回路である。
図において、（１）〜（８）は従来のものと同じである
。（９）はメモリ（４）からＣＰＵに読み込まれた信号
をラッチするラッチ回路、（１０はラッチ回路の内容を
比較する比較回路である。
次に動作釦ついて説明する。
プログラムは全く同一の内容を２組つく＃）実装する。
プログラムを実行する時、プログラムＲＯＭの内容をＣ
Ｐ Ｕ （１）がフェッチするが、一方のグログラムＲ
ＯＭ （４）はＣＰＵが読みとると同時にリード信８（
５）でラッチ回路（９）でラッチする。また、他方のプ
ログラムＲＯＭ （４）も同時にリード信号（５）でラ
ッチ回路（９）で７エツチする。他方のプログラムＲＯ
Ｍ （４）のデータバス（１１）はＣＰ Ｕ （１）に
接続していないので、２つのＲＯＭのデータバスはぶつ
かることはない。
Ｐ Ｕ （１）がフェッチするが、一方のグログラムＲ
ＯＭ （４）はＣＰＵが読みとると同時にリード信８（
５）でラッチ回路（９）でラッチする。また、他方のプ
ログラムＲＯＭ （４）も同時にリード信号（５）でラ
ッチ回路（９）で７エツチする。他方のプログラムＲＯ
Ｍ （４）のデータバス（１１）はＣＰ Ｕ （１）に
接続していないので、２つのＲＯＭのデータバスはぶつ
かることはない。
２つのプログラム内容をフェッチしたフェッチ回路（９
）の信号は比較回路ＱＯでデータバスの信号を全部比較
する。ラザードを防止するために、この比較回路はさら
忙ラッチ回路（１匂でラッチする。
）の信号は比較回路ＱＯでデータバスの信号を全部比較
する。ラザードを防止するために、この比較回路はさら
忙ラッチ回路（１匂でラッチする。
一つの命令を実行するたびにデータバスの信号即ちＲＯ
Ｍの内容が毎回毎回比較され、−ピットでもちがいがあ
ると、ラッチ回路（１２）の内容が変化して、ＲＯＭの
内容にちがいがあることがわかる。
Ｍの内容が毎回毎回比較され、−ピットでもちがいがあ
ると、ラッチ回路（１２）の内容が変化して、ＲＯＭの
内容にちがいがあることがわかる。
なお、上記実施例ではプログラムＲＯＭの内容のメモリ
検定について述べたが、ｃＰＵがデータバスにデータを
リードするものであればなんでも良いので、ＲＡＭまた
は工１０等へ拡張できる。
検定について述べたが、ｃＰＵがデータバスにデータを
リードするものであればなんでも良いので、ＲＡＭまた
は工１０等へ拡張できる。
以上のように１、この発明によれば、メモリ検定
□装置をメモリを２重化して、そのメモリのデータ出力
を完全に比較するので、メモリ検定が完全におこなわれ
、装置の信頼性向上が非常に望める。
□装置をメモリを２重化して、そのメモリのデータ出力
を完全に比較するので、メモリ検定が完全におこなわれ
、装置の信頼性向上が非常に望める。
また、メモリも非常に安価で、集積度も高くなシ、小形
で構成できる効果がある。
で構成できる効果がある。
第１図は従来のマイクロプロセッサ−の構成図である。
第２図はこの発明の一実施例によるメモリ検定装置を示
す。 図において、（１）は中央演算処理装置、（４）はプロ
グラムメモリ、（９）はラッチ回路、αＱは比較器、（
１２は比較出力ラッチ回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人大岩増雄
す。 図において、（１）は中央演算処理装置、（４）はプロ
グラムメモリ、（９）はラッチ回路、αＱは比較器、（
１２は比較出力ラッチ回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人大岩増雄
Claims (1)
- 演算処理装置のプログラムを記憶するメモリを完全に２
重化として、一方は演算処理装置の動作に使用し、まだ
２重化されたメモリを演算処理装置のリード信号でラッ
チするラッチ回路を２系統持ち、その出力を比較する比
較回路とその出力を再びラッチ回路に入れ、その出力信
号の変化で前記メモリを検定するメモリ検定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097148A JPS59221900A (ja) | 1983-05-30 | 1983-05-30 | メモリ検定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097148A JPS59221900A (ja) | 1983-05-30 | 1983-05-30 | メモリ検定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59221900A true JPS59221900A (ja) | 1984-12-13 |
Family
ID=14184482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097148A Pending JPS59221900A (ja) | 1983-05-30 | 1983-05-30 | メモリ検定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59221900A (ja) |
-
1983
- 1983-05-30 JP JP58097148A patent/JPS59221900A/ja active Pending
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