JPS5922335A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5922335A JPS5922335A JP57132425A JP13242582A JPS5922335A JP S5922335 A JPS5922335 A JP S5922335A JP 57132425 A JP57132425 A JP 57132425A JP 13242582 A JP13242582 A JP 13242582A JP S5922335 A JPS5922335 A JP S5922335A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuits
- group
- pads
- semiconductor device
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置に係わシ、特に同一チップ上に複
数の集積回路を形成した半導体装置のポンディングパッ
ド配置の改良に関する。
数の集積回路を形成した半導体装置のポンディングパッ
ド配置の改良に関する。
近年、半導体素子の微細化に伴い、そのチップ面積は急
激に縮小化している。しかしながら、デンディングに際
しては、リード線となる金線の太さに限界があシ、現在
の直径４０〔μｍ〕程度の金線をデンディングするため
には、ポンディングパッドを最低でも１００〔μｎｔ
：］ Ｘ １００〔μｍ〕の大きさ確保しなければなら
ない。しだがって、１つのチップにおいては、集積回路
の占める面積は減少し、ポンディングパッドの占める面
積比は増加する傾向にある。
激に縮小化している。しかしながら、デンディングに際
しては、リード線となる金線の太さに限界があシ、現在
の直径４０〔μｍ〕程度の金線をデンディングするため
には、ポンディングパッドを最低でも１００〔μｎｔ
：］ Ｘ １００〔μｍ〕の大きさ確保しなければなら
ない。しだがって、１つのチップにおいては、集積回路
の占める面積は減少し、ポンディングパッドの占める面
積比は増加する傾向にある。
また、最近の傾向として同一チップ上に複数の集積回路
を形成し、これらを適当に選択して異なるシステムを実
現する技術が用いられている。しかしたから、この場合
複数の集積回路から必要なものを選択するために、配線
用のマスクツ４ターンを変える必要があシ、これがため
に製造コストの増大化及び工程の煩雑化を招いている。
を形成し、これらを適当に選択して異なるシステムを実
現する技術が用いられている。しかしたから、この場合
複数の集積回路から必要なものを選択するために、配線
用のマスクツ４ターンを変える必要があシ、これがため
に製造コストの増大化及び工程の煩雑化を招いている。
本発明の目的は、マスクパターンを変えることなく同一
チップ上の複数の集積回路を選択することができ、異な
るシステムを容易、かつ廉価に実現し得る半導体装置を
提供することにある。
チップ上の複数の集積回路を選択することができ、異な
るシステムを容易、かつ廉価に実現し得る半導体装置を
提供することにある。
本発明の骨子は、デンディングパッドの選択によシ複数
の集積回路から所望のものを選択することにある。
の集積回路から所望のものを選択することにある。
すなわち本発明は、１つのチップ上に複数の集積回路を
形成してなる半導体装置において、上記各集積回路を囲
むよう該集積回路に接続されたポンディングパッドを配
置し、これらのビンディングパッドの選択によシ異なる
機能のシステムを実現するようにしたものである。
形成してなる半導体装置において、上記各集積回路を囲
むよう該集積回路に接続されたポンディングパッドを配
置し、これらのビンディングパッドの選択によシ異なる
機能のシステムを実現するようにしたものである。
本発明によれば、ぎンディングパッドの選択によシ同一
工程で機能の異なる各種のシステムを実現することがで
きる。このため半導体技術分野における有用性は極めて
大きい。また、配線用マスクパターンを変える必要がな
いので、コスト高を招くこともなく容易に実現すること
が可能である。
工程で機能の異なる各種のシステムを実現することがで
きる。このため半導体技術分野における有用性は極めて
大きい。また、配線用マスクパターンを変える必要がな
いので、コスト高を招くこともなく容易に実現すること
が可能である。
第１図は本発明の一実施例を模式的に示す概略構成図で
ある。半導体チップ１の中央部には複数の集積回路１．
ｎ、ＩＩＩ、ＩＶ、Ｖ、Ｍからなる集積回路群２が形成
されている。また、チップ１の周辺部には上記集積回路
群２を囲むように複数のデンディングパッド３が配置さ
れている。これらのデンディングパッド３は、その１辺
のパッド群ｒ、ｎ、ｍ、ｙ、ｖ、ｗは前記集積回路Ｉ、
〜、■にそれぞれ接続されている。
ある。半導体チップ１の中央部には複数の集積回路１．
ｎ、ＩＩＩ、ＩＶ、Ｖ、Ｍからなる集積回路群２が形成
されている。また、チップ１の周辺部には上記集積回路
群２を囲むように複数のデンディングパッド３が配置さ
れている。これらのデンディングパッド３は、その１辺
のパッド群ｒ、ｎ、ｍ、ｙ、ｖ、ｗは前記集積回路Ｉ、
〜、■にそれぞれ接続されている。
そして、ノぐラド群■、〜、■から第１のノぐラド群が
構成され、第１のパッド群の外側に配置されたノ９ツド
群ｔ、ｎから第２のパッド群が構成されるものとなって
いる。
構成され、第１のパッド群の外側に配置されたノ９ツド
群ｔ、ｎから第２のパッド群が構成されるものとなって
いる。
このような構成であれば、パッド群Ｉ、〜。
■を適当に選択することによって、集積回路Ｉ。
〜、■のうち必要なものからなる異なる機能を有するシ
ステムを得ることができる。つまシ、第１図中１点鎖線
４で囲まれるパッド群（ただしパッド群■を除く）を選
択することによシシステムＡを、２点鎖線５で囲まれる
パッド群（ただしノクツド群■を除く）を選択すること
によってシステムＢを得るととができる。なお、システ
ムＡ、Ｂは次式の集積回路で構成されるものとする。
ステムを得ることができる。つまシ、第１図中１点鎖線
４で囲まれるパッド群（ただしパッド群■を除く）を選
択することによシシステムＡを、２点鎖線５で囲まれる
パッド群（ただしノクツド群■を除く）を選択すること
によってシステムＢを得るととができる。なお、システ
ムＡ、Ｂは次式の集積回路で構成されるものとする。
ここで、集積回路Ｖ、ＶｌはシステムＡｔＢＫ共通して
使われる回路であるから、そのノ９ツド群ｖ、■を前記
第１図に示す如く配置し、デンディングの際にシステム
Ａ、Ｈのいずれを選んでも含まれるように配置しておく
、 かくして本実施例によれば、ゾンデイングツ々ッド３の
選択によって、その機能の異なる２種のシステムＡ、Ｂ
を実現することができる。また、デンディングの際に金
線等が重なることを防止でき、確実なゼンデイングを行
うことカニできる。
使われる回路であるから、そのノ９ツド群ｖ、■を前記
第１図に示す如く配置し、デンディングの際にシステム
Ａ、Ｈのいずれを選んでも含まれるように配置しておく
、 かくして本実施例によれば、ゾンデイングツ々ッド３の
選択によって、その機能の異なる２種のシステムＡ、Ｂ
を実現することができる。また、デンディングの際に金
線等が重なることを防止でき、確実なゼンデイングを行
うことカニできる。
第２図は他の実施例を模式的に示す概略構成図である。
なお、第１図と同一部分には同一符号を付して、その詳
しい説明は省略する。この実施例は集積回路群２を増加
し、その／４’ツド３を２重に配置するようにしたもの
である。すなわち、集積回路群２は複数の集積回路１．
ＩＩ。
しい説明は省略する。この実施例は集積回路群２を増加
し、その／４’ツド３を２重に配置するようにしたもの
である。すなわち、集積回路群２は複数の集積回路１．
ＩＩ。
１１１、ＩＶ、Ｖ、Ｖｌ、■、■から形成され、これら
の周囲にパッド群Ｖ、〜、■からなる第１ノやラド群が
配置され、第１パッド群を囲んでノ４ツド群！、〜、■
からなる第２パッド群が配置されている。
の周囲にパッド群Ｖ、〜、■からなる第１ノやラド群が
配置され、第１パッド群を囲んでノ４ツド群！、〜、■
からなる第２パッド群が配置されている。
このような構成であれば、図中実線６、破線７．１点鎖
線８或いは２点鎖線９で囲まれるノ４ッド群を選択する
ことによって、次式で示されるシステムＡ ｔ Ｂ ＃
Ｃｔ Ｄを実現することができる。
線８或いは２点鎖線９で囲まれるノ４ッド群を選択する
ことによって、次式で示されるシステムＡ ｔ Ｂ ＃
Ｃｔ Ｄを実現することができる。
したがって、先の実施例と同様な効果を奏するのは勿論
のことである。
のことである。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記集積回路の個数やパッド群の個数等
は、仕様に応じて適宜定めればよい。また、１つのチッ
プ上の集積回路とゾンデイングツ４ツドについてだけで
なく、１つのチップの外に印刷技術を用いてリード線を
引＠出Ｌ、ｙｊ？ンディングノぐラドをチップ外に設け
る半導体装置に適用することも可能であ克。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ととができる。
ない。例えば、前記集積回路の個数やパッド群の個数等
は、仕様に応じて適宜定めればよい。また、１つのチッ
プ上の集積回路とゾンデイングツ４ツドについてだけで
なく、１つのチップの外に印刷技術を用いてリード線を
引＠出Ｌ、ｙｊ？ンディングノぐラドをチップ外に設け
る半導体装置に適用することも可能であ克。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ととができる。
第１図は本発明の一実施例に係わる半導体装置を模式的
に示す概略構成図、第２図は他の実施例を模式的に示す
概略構成図である。 １・・・半導体チップ、２・・・集積回路群、３・・・
ポンディングパッド。 出願人代理人 弁理士 鈴 江 武 彦第１図 ！。 第２図 １３
に示す概略構成図、第２図は他の実施例を模式的に示す
概略構成図である。 １・・・半導体チップ、２・・・集積回路群、３・・・
ポンディングパッド。 出願人代理人 弁理士 鈴 江 武 彦第１図 ！。 第２図 １３
Claims (2)
- （１）１つのチップ上に複数の集積回路を形成してなる
半導体装置において、上記各集積回路を囲むよう該集積
回路に接続されたがンディングパッドを配置し、これら
の？ンディングノｆツドの選択によシ異なる機能のシス
テムを実現することを特徴とする半導体装置。 - （２） 前記デンディングｉ４ツドは、前記複数の集
積回路の一部に接続された第１ ｚｆクツ群と、残シの
集積回路に接続され上記第１のパッド群の外側に配置さ
れた第２ノ臂ツド群とからなるものであることを特徴と
する特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132425A JPS5922335A (ja) | 1982-07-29 | 1982-07-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132425A JPS5922335A (ja) | 1982-07-29 | 1982-07-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922335A true JPS5922335A (ja) | 1984-02-04 |
Family
ID=15081071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132425A Pending JPS5922335A (ja) | 1982-07-29 | 1982-07-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922335A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826472A (en) * | 1986-06-19 | 1989-05-02 | Ashimori Kogyo Kabushiki Kaisha | Toothed belt |
| JPH0582605A (ja) * | 1991-09-24 | 1993-04-02 | Mitsubishi Electric Corp | 半導体集積回路素子およびウエハテスト検査方法 |
| US5965948A (en) * | 1995-02-28 | 1999-10-12 | Nec Corporation | Semiconductor device having doubled pads |
-
1982
- 1982-07-29 JP JP57132425A patent/JPS5922335A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826472A (en) * | 1986-06-19 | 1989-05-02 | Ashimori Kogyo Kabushiki Kaisha | Toothed belt |
| JPH0582605A (ja) * | 1991-09-24 | 1993-04-02 | Mitsubishi Electric Corp | 半導体集積回路素子およびウエハテスト検査方法 |
| US5965948A (en) * | 1995-02-28 | 1999-10-12 | Nec Corporation | Semiconductor device having doubled pads |
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