JPH05226406A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05226406A JPH05226406A JP4029570A JP2957092A JPH05226406A JP H05226406 A JPH05226406 A JP H05226406A JP 4029570 A JP4029570 A JP 4029570A JP 2957092 A JP2957092 A JP 2957092A JP H05226406 A JPH05226406 A JP H05226406A
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- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- bonding
- bonding pads
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
- H10W72/07554—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 複数のパッケージおよびフレームに適合可能
な半導体装置を提供する。 【構成】 チップ６上に、それ自体特定の外部端子１に
対応した配置を有しない複数のボンディング・パッド２
を設ける。フレームのリード１の配置に合わせて適当な
ボンディング・パッドを選択し配線７によりチップ上の
回路４に接続する。
な半導体装置を提供する。 【構成】 チップ６上に、それ自体特定の外部端子１に
対応した配置を有しない複数のボンディング・パッド２
を設ける。フレームのリード１の配置に合わせて適当な
ボンディング・パッドを選択し配線７によりチップ上の
回路４に接続する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
に外部のパッケージないしフレームとの接続部の構造に
関する。
に外部のパッケージないしフレームとの接続部の構造に
関する。
【０００２】
【従来の技術】図３に、従来用いられている半導体装置
のチップ周辺部およびこのチップに接続するフレームの
リード先端部の構成例を示す。同図において、１はフレ
ームのリードを示し、２はボンディング・パッドを示
す。３はリード１とボンディング・パッド２とを接続す
るワイヤであり、通常はＡｕやＡｌ等の金属が使用され
る。また、４は入出力バッファ、５は機能ポートを示
し、６が半導体チップを示している。
のチップ周辺部およびこのチップに接続するフレームの
リード先端部の構成例を示す。同図において、１はフレ
ームのリードを示し、２はボンディング・パッドを示
す。３はリード１とボンディング・パッド２とを接続す
るワイヤであり、通常はＡｕやＡｌ等の金属が使用され
る。また、４は入出力バッファ、５は機能ポートを示
し、６が半導体チップを示している。
【０００３】半導体装置の動作時、機能ポート５から出
力された信号は入出力バッファ４を介してボンディング
・パッド２に出力される。この半導体装置を構成するチ
ップ６をパッケージするためには、チップ上のボンディ
ング・パッド２をワイヤ３によりリードフレーム１に接
続する。このため、各ボンディング・パッド２は、接続
すべきフレームのリード１の配置に対応して配置され、
通常１つのチップに対して適合可能なフレームは１つで
ある。
力された信号は入出力バッファ４を介してボンディング
・パッド２に出力される。この半導体装置を構成するチ
ップ６をパッケージするためには、チップ上のボンディ
ング・パッド２をワイヤ３によりリードフレーム１に接
続する。このため、各ボンディング・パッド２は、接続
すべきフレームのリード１の配置に対応して配置され、
通常１つのチップに対して適合可能なフレームは１つで
ある。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているため、使用するパッケージな
いしフレームを変えるごとに、チップ周辺のボンディン
グ・パッド部分のパターンを変更する必要があり、製造
コストが増大しがちであった。
上のように構成されているため、使用するパッケージな
いしフレームを変えるごとに、チップ周辺のボンディン
グ・パッド部分のパターンを変更する必要があり、製造
コストが増大しがちであった。
【０００５】この発明の目的は、複数のパッケージおよ
びフレームに適合可能な半導体装置を提供することにあ
る。
びフレームに適合可能な半導体装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】この発明に係る第１の半
導体装置は、それぞれ特定の外部端子に対応せずかつチ
ップ上の各回路端子に選択的に接続可能な複数のボンデ
ィング・パッドを、チップ上のそれぞれ相互に異なる座
標に配置したものである。
導体装置は、それぞれ特定の外部端子に対応せずかつチ
ップ上の各回路端子に選択的に接続可能な複数のボンデ
ィング・パッドを、チップ上のそれぞれ相互に異なる座
標に配置したものである。
【０００７】この発明に係る第２の半導体装置は、外部
端子と接続すべきチップ上の各回路端子ごとに、それぞ
れ相互に異なる座標に配置した複数のボンディング・パ
ッドを接続したものである。
端子と接続すべきチップ上の各回路端子ごとに、それぞ
れ相互に異なる座標に配置した複数のボンディング・パ
ッドを接続したものである。
【０００８】
【作用】第１の半導体装置においては、接続すべきフレ
ームのリードなど外部端子の配置に応じて、複数のボン
ディング・パッドの中から各外部端子ごとに適当なもの
が選択され、それぞれその外部端子と接続すべきチップ
上の各回路端子に接続される。
ームのリードなど外部端子の配置に応じて、複数のボン
ディング・パッドの中から各外部端子ごとに適当なもの
が選択され、それぞれその外部端子と接続すべきチップ
上の各回路端子に接続される。
【０００９】第２の半導体装置においては、外部端子の
配置に応じて、それらの各外部端子と接続すべきチップ
上の各回路端子に接続されている複数のボンディング・
パッドの中から適当なものが選択される。
配置に応じて、それらの各外部端子と接続すべきチップ
上の各回路端子に接続されている複数のボンディング・
パッドの中から適当なものが選択される。
【００１０】いずれも、選択された各ボンディング・パ
ッドを対応する外部端子にそれぞれ接続することで、半
導体装置のチップとパッケージないしフレームとの接続
が完了する。
ッドを対応する外部端子にそれぞれ接続することで、半
導体装置のチップとパッケージないしフレームとの接続
が完了する。
【００１１】
【実施例】実施例１．以下、この発明の一実施例を図１
について説明する。同図において、図３と同一符号は同
一もしくは相当部分を示している。図３においては、各
リード１と各ボンディング・パッド２とが１対１に対応
していたのに対し、本実施例ではチップ６の周辺部に、
それぞれ異なる座標（位置）を有するが、必ずしも特定
のリード１に対応しないボンディング・パッド２が複数
（２ａ〜２ｊ）配置してある。
について説明する。同図において、図３と同一符号は同
一もしくは相当部分を示している。図３においては、各
リード１と各ボンディング・パッド２とが１対１に対応
していたのに対し、本実施例ではチップ６の周辺部に、
それぞれ異なる座標（位置）を有するが、必ずしも特定
のリード１に対応しないボンディング・パッド２が複数
（２ａ〜２ｊ）配置してある。
【００１２】そこで、例えば図１（ａ）に示すようなリ
ードの配置を有するフレームを用いる場合、その各リー
ド１をそれぞれ対応する入出力バッファ４に接続するた
めに、全ボンディング・パッドのうちから適当なもの
（２ｂ，２ｃ，２ｅ，２ｈおよび２ｉ）を選択し、配線
７によって各入出力バッファ４に接続する。
ードの配置を有するフレームを用いる場合、その各リー
ド１をそれぞれ対応する入出力バッファ４に接続するた
めに、全ボンディング・パッドのうちから適当なもの
（２ｂ，２ｃ，２ｅ，２ｈおよび２ｉ）を選択し、配線
７によって各入出力バッファ４に接続する。
【００１３】一方、図１（ｂ）に示すようなリードの配
置を有するフレームを用いる場合なら、例えばボンディ
ング・パッド２ａ，２ｄ，２ｆ，２ｇおよび２ｈを選択
し、配線７によって各入出力バッファ４に接続する。
置を有するフレームを用いる場合なら、例えばボンディ
ング・パッド２ａ，２ｄ，２ｆ，２ｇおよび２ｈを選択
し、配線７によって各入出力バッファ４に接続する。
【００１４】いずれも、各ボンディング・パッド２とリ
ード１との接続は従来と同様にワイヤ３により行う。
ード１との接続は従来と同様にワイヤ３により行う。
【００１５】このようにウェハプロセスの特定工程に対
応する配線７のパターンを変更するだけで、ボンディン
グ・パッド２と入出力バッファ４との接続を任意に変更
できるため、同じボンディング・パッド２の配置にかか
わらず多くのパッケージおよびフレームに適合させるこ
とができる。
応する配線７のパターンを変更するだけで、ボンディン
グ・パッド２と入出力バッファ４との接続を任意に変更
できるため、同じボンディング・パッド２の配置にかか
わらず多くのパッケージおよびフレームに適合させるこ
とができる。
【００１６】実施例２．次に、この発明の他の実施例を
図２について説明する。図１と同様、図３と同一符号は
同一もしくは相当部分を示している。本実施例では、チ
ップ６上の各入出力バッファ４（４ａ〜４ｃ）に対し、
それぞれ２個ずつのボンディング・パッド２（２ａ，２
ａ′，２ｂ，２ｂ′，２ｃ，２ｃ′）を配置し配線８に
よって接続してある。同一の入出力バッファ４に接続さ
れる２個のボンディング・パッド、例えば２ａと２ａ′
とはチップ上でその座標を異にして、つまり位置をずら
せて配置してある。
図２について説明する。図１と同様、図３と同一符号は
同一もしくは相当部分を示している。本実施例では、チ
ップ６上の各入出力バッファ４（４ａ〜４ｃ）に対し、
それぞれ２個ずつのボンディング・パッド２（２ａ，２
ａ′，２ｂ，２ｂ′，２ｃ，２ｃ′）を配置し配線８に
よって接続してある。同一の入出力バッファ４に接続さ
れる２個のボンディング・パッド、例えば２ａと２ａ′
とはチップ上でその座標を異にして、つまり位置をずら
せて配置してある。
【００１７】このため、例えば、図２に示したようなリ
ード１（１ａ〜１ｃ）の配置を有するフレームを用い、
その各リード１ａ〜１ｃに各入出力バッファ４ａ〜４ｃ
をそれぞれ接続する場合、図示のように、各入出力バッ
ファ４ａ，４ｂおよび４ｃに接続されたボンディング・
パッドからそれぞれ１個のボンディング・パッド２
ａ′，２ｂ′および２ｃを選択し、これらと各リード１
ａ，１ｂおよび１ｃとをワイヤ３により接続する。これ
に対し、リード１の配置の如何によっては、ボンディン
グ・パッド２ａ，２ｂあるいは２ｃ′を選択してもよ
い。このように各入出力パッド４ごとに複数のボンディ
ング・パッド２を設けて選択性を持たせたことで、異な
ったパッケージおよびフレームに適合させることができ
る。
ード１（１ａ〜１ｃ）の配置を有するフレームを用い、
その各リード１ａ〜１ｃに各入出力バッファ４ａ〜４ｃ
をそれぞれ接続する場合、図示のように、各入出力バッ
ファ４ａ，４ｂおよび４ｃに接続されたボンディング・
パッドからそれぞれ１個のボンディング・パッド２
ａ′，２ｂ′および２ｃを選択し、これらと各リード１
ａ，１ｂおよび１ｃとをワイヤ３により接続する。これ
に対し、リード１の配置の如何によっては、ボンディン
グ・パッド２ａ，２ｂあるいは２ｃ′を選択してもよ
い。このように各入出力パッド４ごとに複数のボンディ
ング・パッド２を設けて選択性を持たせたことで、異な
ったパッケージおよびフレームに適合させることができ
る。
【００１８】
【発明の効果】以上のようにこの発明によれば、それぞ
れ特定の外部端子に対応せずかつチップ上の各回路端子
に選択的に接続可能な複数のボンディング・パッドを設
け、あるいはチップ上の各回路端子ごとに複数のボンデ
ィング・パッドを接続したことにより、レイアウトパタ
ーンをほとんど、あるいは全く変更することなしに各種
のパッケージおよびフレームに適合可能となるため、製
造原価を低減できる効果がある。
れ特定の外部端子に対応せずかつチップ上の各回路端子
に選択的に接続可能な複数のボンディング・パッドを設
け、あるいはチップ上の各回路端子ごとに複数のボンデ
ィング・パッドを接続したことにより、レイアウトパタ
ーンをほとんど、あるいは全く変更することなしに各種
のパッケージおよびフレームに適合可能となるため、製
造原価を低減できる効果がある。
【図１】この発明の一実施例を示す平面図である。
【図２】他の実施例を示す平面図である。
【図３】従来例を示す平面図である。
１（１ａ〜１ｃ） リード ２（２ａ，２ａ′，２ｂ，２ｂ′，２ｃ，２ｃ′，２ｄ
〜２ｊ） ボンディング・パッド ３ ワイヤ ４（４ａ〜４ｃ） 入出力バッファ ５ 機能ポート ６ チップ ７，８ 配線
〜２ｊ） ボンディング・パッド ３ ワイヤ ４（４ａ〜４ｃ） 入出力バッファ ５ 機能ポート ６ チップ ７，８ 配線
Claims (2)
- 【請求項１】 半導体チップ上に、このチップ上の回路
の端子と外部の端子とを接続するためのボンディング・
パッドを複数備えた半導体装置において、それぞれ特定
の外部端子に対応せずかつチップ上の各回路端子に選択
的に接続可能な複数のボンディング・パッドを、それぞ
れ相互に異なる座標に配置したことを特徴とする半導体
装置。 - 【請求項２】 半導体チップ上に、このチップ上の回路
の端子と外部の端子とを接続するためのボンディング・
パッドを複数備えた半導体装置において、外部端子と接
続すべきチップ上の各回路端子ごとに、それぞれ相互に
異なる座標に配置した複数のボンディング・パッドを接
続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029570A JPH05226406A (ja) | 1992-02-17 | 1992-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029570A JPH05226406A (ja) | 1992-02-17 | 1992-02-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226406A true JPH05226406A (ja) | 1993-09-03 |
Family
ID=12279784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029570A Pending JPH05226406A (ja) | 1992-02-17 | 1992-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226406A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845981A (ja) * | 1994-07-29 | 1996-02-16 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1992
- 1992-02-17 JP JP4029570A patent/JPH05226406A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845981A (ja) * | 1994-07-29 | 1996-02-16 | Nec Corp | 半導体集積回路装置の製造方法 |
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