JPS59223873A - マルチプロセツサの制御方法 - Google Patents
マルチプロセツサの制御方法Info
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- JPS59223873A JPS59223873A JP9579583A JP9579583A JPS59223873A JP S59223873 A JPS59223873 A JP S59223873A JP 9579583 A JP9579583 A JP 9579583A JP 9579583 A JP9579583 A JP 9579583A JP S59223873 A JPS59223873 A JP S59223873A
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- processor
- cpu
- processors
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
に結合されたマルチプロセッサの制御方法にかかり、特
にＴＳ命令を有しない４Ｍ ａのプロセッサが共有の記
憶装置を競合してアクセスするのを防止するロック方法
に関するものである。
にＴＳ命令を有しない４Ｍ ａのプロセッサが共有の記
憶装置を競合してアクセスするのを防止するロック方法
に関するものである。
し発明の技術的背景とその問題点〕
複数のプログラマブルコントローラ（以下プロセッサと
呼ぶ）が共有の記憶装置で結合されたマルチプロセッサ
システムの一例を第１図に示す。
呼ぶ）が共有の記憶装置で結合されたマルチプロセッサ
システムの一例を第１図に示す。
第１図は２組のプロセッサＰａＣ−Ａ、 ＰＳＣ−Ｂ
を結合したもので、中央演算処理装置ＣＰＵ−Ａ、
ＣＰＵ−ＢはそれぞれシステムバスＢｕｓ−Ａ 、 Ｂ
ＵＳ−Ｂを介してそれぞれのプログラム記憶装置ＰＭ−
Ａ 、 ＰＭ−８１デ一タ記憶装置ＤＭ−Ａ、ＤＭ−Ｂ
および入出力装置ｌ１０−Ａ。
を結合したもので、中央演算処理装置ＣＰＵ−Ａ、
ＣＰＵ−ＢはそれぞれシステムバスＢｕｓ−Ａ 、 Ｂ
ＵＳ−Ｂを介してそれぞれのプログラム記憶装置ＰＭ−
Ａ 、 ＰＭ−８１デ一タ記憶装置ＤＭ−Ａ、ＤＭ−Ｂ
および入出力装置ｌ１０−Ａ。
Ｉ／１）−Ｂに結合され、さらに共用記憶装置制御回路
ＣＭＣＣを介して共有記憶装置ＣＭに結合されている。
ＣＭＣＣを介して共有記憶装置ＣＭに結合されている。
またＣＰＵ−Ａ 、ＣＰＵ−Ｂからそれぞれロック信号
ＬＯＣＫＡ 、ＬＯＣＫＢが上記ＣＭＣＣに入力されて
いる。
ＬＯＣＫＡ 、ＬＯＣＫＢが上記ＣＭＣＣに入力されて
いる。
上記第１図の構成において、ＣＰＵ−Ａ 、ＣＰＵ−Ｂ
と共有記憶装置ＣＭとの間のデータの読出しおよび書込
みの処理は直列に行なわれる。
と共有記憶装置ＣＭとの間のデータの読出しおよび書込
みの処理は直列に行なわれる。
従ってＣＰＵ−Ａの一連のアクセスが終了しないうちに
、ＣＰＵ−Ｂのアクセスが開始されると、例えば第２図
に示すように、ＣＰＵ−Ａの演算結果がＣＭに書込まれ
る時点１１３ より前の時点１１２ でＣＰＵ−ＢがＣ
Ｍのデータを読出し、従ってＣＰＵ−Ａの演算結果がＣ
Ｉ）Ｕ−Ｂの演算において無視されるという不都合を生
ずる。
、ＣＰＵ−Ｂのアクセスが開始されると、例えば第２図
に示すように、ＣＰＵ−Ａの演算結果がＣＭに書込まれ
る時点１１３ より前の時点１１２ でＣＰＵ−ＢがＣ
Ｍのデータを読出し、従ってＣＰＵ−Ａの演算結果がＣ
Ｉ）Ｕ−Ｂの演算において無視されるという不都合を生
ずる。
上記の不都合を防止するために、従来からＴＳ（ＴＩＴ
ＡＮＤ ８ＢＴ ）命令が用いられている。
ＡＮＤ ８ＢＴ ）命令が用いられている。
すなわちＣＭ内に１つのＣＰＵがＣＭをアクセス中であ
るというフラグとしてロックバイトを用意し、ロックバ
イトが１であれば他のＣＰＵからのＣＭのアクセスを禁
止し、ロックバイトが０であればこれをＲ’を可するも
ので、第３図に示すように（１）μツク信号をセット、
（２）ロックバイトを読出す、（３）ロックバイトに１
を書込む、（４）ロック信号をリセット、の４つのステ
ップから構成されている。
るというフラグとしてロックバイトを用意し、ロックバ
イトが１であれば他のＣＰＵからのＣＭのアクセスを禁
止し、ロックバイトが０であればこれをＲ’を可するも
ので、第３図に示すように（１）μツク信号をセット、
（２）ロックバイトを読出す、（３）ロックバイトに１
を書込む、（４）ロック信号をリセット、の４つのステ
ップから構成されている。
第１図においてＬＯＣＫＡ 、 ＬＯＣＫ１３がロック
信号であり、ＴＳ命令を用いることによって第４図に示
すようなロック動作が行なわれる。
信号であり、ＴＳ命令を用いることによって第４図に示
すようなロック動作が行なわれる。
第４図において、ＣＭのロックバイトがＯのとき、時点
ｔ４１ でＣＰ［Ｊ−ＡがＴＳ命令を実行すると、ＴＳ
命令のステップ（２）で読出したロックバイトは０とな
り、これによってＣＰＵ−ＡはＣＭのアクセスを許可さ
れ、データを読出して演算を行ない、時点１４４で演算
結果をＣＭに書込む。
ｔ４１ でＣＰ［Ｊ−ＡがＴＳ命令を実行すると、ＴＳ
命令のステップ（２）で読出したロックバイトは０とな
り、これによってＣＰＵ−ＡはＣＭのアクセスを許可さ
れ、データを読出して演算を行ない、時点１４４で演算
結果をＣＭに書込む。
、 一方項記ＴＳ命令のステップ（２）の直後にステッ
プ（３）としてロックバイトは強制的に１に観：きかえ
られ、従って時点ｔ４１以降はＣＭのロックバイトは１
になっている。
プ（３）としてロックバイトは強制的に１に観：きかえ
られ、従って時点ｔ４１以降はＣＭのロックバイトは１
になっている。
このためＣＰＵ−Ｂが例えば時点１４３でＴＳ命令を実
行しても、読出したロックバイト＝１であり、従ってＣ
Ｍのアクセスは禁止され、ＣＰＵ−Ｂはウェイトの状態
となる。
行しても、読出したロックバイト＝１であり、従ってＣ
Ｍのアクセスは禁止され、ＣＰＵ−Ｂはウェイトの状態
となる。
ＣＰＵ−Ａは演算結果の書込みが終ると時点ｔ４１１で
ロックバイトにＯを書込む。
ロックバイトにＯを書込む。
これによってＣＭのロックバイト＝０となるので、この
状態で例えばＣＰＵ−８が時点ｔ４６でＴ８命令を実行
すると読出されたロックバイト二〇となり、ＣＰＵ−Ｂ
はＣＭのアクセスが許可されて演算を開始する。
状態で例えばＣＰＵ−８が時点ｔ４６でＴ８命令を実行
すると読出されたロックバイト二〇となり、ＣＰＵ−Ｂ
はＣＭのアクセスが許可されて演算を開始する。
以上の動作によって、 ＣＰＵ−ＡとＣＰＵ−８は互に
競合してＣＭをアクセスすることがないので、第２図の
ような不都合は生じない。
競合してＣＭをアクセスすることがないので、第２図の
ような不都合は生じない。
しかしながら最近は１チップマイクロプロセッサ−ｔど
フ゛ｒ−ムウエアにＴＳ命令をもたないプロセッサをマ
ルチプロセッサに用いることが行なわれており、ＴＳ命
令を用いないロック動作が要求されて来゛Ｃいる。
フ゛ｒ−ムウエアにＴＳ命令をもたないプロセッサをマ
ルチプロセッサに用いることが行なわれており、ＴＳ命
令を用いないロック動作が要求されて来゛Ｃいる。
し発明の目的〕
本発明は、Ｔ８命令またはこれに相当する命令をもたな
いプロセッサに簡単なハードウェアを追加することにＬ
つでＴＳ命令と同様なロック機能をもたせるマルチプロ
セッサの制御方法を提供することを目的としている。
いプロセッサに簡単なハードウェアを追加することにＬ
つでＴＳ命令と同様なロック機能をもたせるマルチプロ
セッサの制御方法を提供することを目的としている。
本発明は、複数台のプロセッサか共有の記憶装置に結合
されたマルチプロセッザシステムにおいて、各プロセッ
サにロック信号発生用のフリップフロップを設け、これ
によって共イ１記憶装置のロックバイトの読出しおよび
書込みを行なって１台のプロセッサからの一連のアクセ
スが終了するまで他のプロセッサからのアクセスを禁止
し、これによって各プロセッサがＴＳ命令またはこれに
相当する命令を持たない場合でも、ＴＳ命令と同等のロ
ック機能をあたえるマルチプロセッサの制御方法である
。
されたマルチプロセッザシステムにおいて、各プロセッ
サにロック信号発生用のフリップフロップを設け、これ
によって共イ１記憶装置のロックバイトの読出しおよび
書込みを行なって１台のプロセッサからの一連のアクセ
スが終了するまで他のプロセッサからのアクセスを禁止
し、これによって各プロセッサがＴＳ命令またはこれに
相当する命令を持たない場合でも、ＴＳ命令と同等のロ
ック機能をあたえるマルチプロセッサの制御方法である
。
さらにプロセッサが２台のときは、共有記憶装置に２組
のロックバイトを設けると共にフリップフロップを片方
のプロセッサのみに設りて同様の制御を行なうことが可
能である。
のロックバイトを設けると共にフリップフロップを片方
のプロセッサのみに設りて同様の制御を行なうことが可
能である。
本発明の一実施例を第５図に示す。
第５図におイテ、ＣＰＵ−Ａ 、 ＣＰＵ−Ｂ ハＴ
Ｓ 命令ｆ’Ｉ’：’ｉつ”でおらず、その代りにそれ
ぞれにＣＰＵ−Ａ 。
Ｓ 命令ｆ’Ｉ’：’ｉつ”でおらず、その代りにそれ
ぞれにＣＰＵ−Ａ 。
ＣＰＵ−Ｂから自１＋にセラｌ−、リセットできるロッ
ク信刊閤生用フリップフロップψ−Ａ 、 Ｆ／Ｆ−８
が追加されており、他は第１図と同じである。
ク信刊閤生用フリップフロップψ−Ａ 、 Ｆ／Ｆ−８
が追加されており、他は第１図と同じである。
Ｆ／Ｆ−ノＬ 、 Ｆ７１ｔ’−Ｂ耐用いたロック動作
はユーザプロクラムのレベルで行なわれる。
はユーザプロクラムのレベルで行なわれる。
そのプログラムシーケンスは第６図に示すように（１１
ｐ／Ｆ＝セット、（２）ロックバイトを読出す、（３）
ロックバイトに１を書込む、（４） ｌｉ’／Ｆをリセ
ット、の４一つのｆ：ｉＴ令から４１１Ｙ成されＣいる
。
ｐ／Ｆ＝セット、（２）ロックバイトを読出す、（３）
ロックバイトに１を書込む、（４） ｌｉ’／Ｆをリセ
ット、の４一つのｆ：ｉＴ令から４１１Ｙ成されＣいる
。
ｊ；ｉＴ ５図におけるロック信＋ｆＬＯＣ心、 、
ＬＯＣＫＢはそれぞしＦ／Ｉ！’−Ａ 、 ）ｌ’／Ｆ
−Ｈのセット、リセットによってオンオフされるので、
上記４つの命令によって第３図に示す′ｒＳ命令と同等
の処理が可能となる。
ＬＯＣＫＢはそれぞしＦ／Ｉ！’−Ａ 、 ）ｌ’／Ｆ
−Ｈのセット、リセットによってオンオフされるので、
上記４つの命令によって第３図に示す′ｒＳ命令と同等
の処理が可能となる。
次に本発明の他の実施例を第７図に示す。
第７図はプロセッサが２台の場合に適用されるもので、
ＣＰＵ−Ｂ９１１１のみにフリップフロップＦ／Ｆ −
Ｂが設けられ、ロック信号はＬＯＣＫＢのみであり、他
は第５図と同じである。
ＣＰＵ−Ｂ９１１１のみにフリップフロップＦ／Ｆ −
Ｂが設けられ、ロック信号はＬＯＣＫＢのみであり、他
は第５図と同じである。
第７図において、ＣＰＩＵ−ＡとＣＰＵ−Ｂの間でロッ
ク動作を行なわせるには、ＣＭにロックバイｌ−Ａとロ
ックバイトＢを別々に設け、ＣＰＵ−Ａ側は第８図に示
すようなロック要求シーケンスを、ＣＰＵ−Ｂ ９１１
は第９図に示すよりなｆ四ツ２判定シーケンスを走らせ
ればよい。
ク動作を行なわせるには、ＣＭにロックバイｌ−Ａとロ
ックバイトＢを別々に設け、ＣＰＵ−Ａ側は第８図に示
すようなロック要求シーケンスを、ＣＰＵ−Ｂ ９１１
は第９図に示すよりなｆ四ツ２判定シーケンスを走らせ
ればよい。
すなわちＣＰＵ−Ａは第８図に示すように、（１）無条
件にロックバイトＡ （ＣＰＵ−Ｂに対するロックバイ
ト）に１を書込み、（２）ロックバイトＢ （ＣＰＵ−
Ａに対するロックバイト）を読出し、（３）ロックバイ
トＢがＯならＣＰＵ−Ａにてロックしたことを表し、（
４）その値が１ならＣＰＵ−Ｂにてロック中のためロッ
クバイトＡ ｌｃ Ｏを書込む。
件にロックバイトＡ （ＣＰＵ−Ｂに対するロックバイ
ト）に１を書込み、（２）ロックバイトＢ （ＣＰＵ−
Ａに対するロックバイト）を読出し、（３）ロックバイ
トＢがＯならＣＰＵ−Ａにてロックしたことを表し、（
４）その値が１ならＣＰＵ−Ｂにてロック中のためロッ
クバイトＡ ｌｃ Ｏを書込む。
一方〇ＰＵ−Ｂは第９図１こ示ずように、（１） Ｆ／
Ｆ−Ｂをセット（ロック信号ＬＯＣＫＢをセット）Ｌ、
（２）ロックバイトＡを読出し、（３）その値がＯなら
ロックバイトＢに１を書込みＣＰＵ−Ｂにてロックした
ことを表し、（４）その値が１ならＣＰＵ−Ａにてロッ
ク中のだめ何もせず、（５）その値に関係なくＦβ−Ｂ
をリセッ １ト（ロック信号ＬＯＣＫＢをリセ
ット）する。
Ｆ−Ｂをセット（ロック信号ＬＯＣＫＢをセット）Ｌ、
（２）ロックバイトＡを読出し、（３）その値がＯなら
ロックバイトＢに１を書込みＣＰＵ−Ｂにてロックした
ことを表し、（４）その値が１ならＣＰＵ−Ａにてロッ
ク中のだめ何もせず、（５）その値に関係なくＦβ−Ｂ
をリセッ １ト（ロック信号ＬＯＣＫＢをリセ
ット）する。
なお、この場合は、第３図または第６図の場合と異、な
り、 ＣＰＵ−Ａがロックバイトをアクセスしている途
中にいつでもＣＰＵ−Ｈによりロックバイトをアクセス
できるが、この点はソフトウェアで補っており、全く問
題なく処理することができる。
り、 ＣＰＵ−Ａがロックバイトをアクセスしている途
中にいつでもＣＰＵ−Ｈによりロックバイトをアクセス
できるが、この点はソフトウェアで補っており、全く問
題なく処理することができる。
［発明の効果］
以上説明したように、本発明によれば、ＴＳ命令または
これに相当する命令を持たない複数のプロセッサ茫共有
の記憶装置に結合したマルチプロセッサシステムに対し
て、簡単なハードウェアの追加とソフトウェアの変更と
によって、共有の記憶装置を同時にアクセスしないよう
に相互にロックする合理的なマルチプロセッサの制御方
法が得られる。
これに相当する命令を持たない複数のプロセッサ茫共有
の記憶装置に結合したマルチプロセッサシステムに対し
て、簡単なハードウェアの追加とソフトウェアの変更と
によって、共有の記憶装置を同時にアクセスしないよう
に相互にロックする合理的なマルチプロセッサの制御方
法が得られる。
第１図は従来のマルチプロセッサシステムの一例を示す
系統図、第２図はロック動作の必要性を説明するための
時系列フローチャート、第３図は第１図で用いられるＴ
８命令のフローチャート、８１１４図はＴＳ命令を含む
マルチプロセッサの動作を示す時系列フローチャート、
第５図は本発明の一実施例を示す系統図、第６図は第５
図で用いられるψロックシーケンスを示すフローチャー
ト、第７図は本発明の他の実施例を示す系統図、第８図
は第７図におけるＣＰＵ−Ａ用のロック要求シーケンス
を示すフローチャート、第９図は第７図におけるＣＰＵ
−ＢのＦ７’Ｆロック判定シーケンスを示すフローチャ
ートである。 ＰＳＣ−Ａ、ＰＳＣ−Ｂ プロセッサＣＰＵ−Ａ、Ｃ
ＰＵ−Ｂ 中央演算処理装置ＰＭ−Ａ 、 ＰＭ−Ｂ
プログラム記憶装置ＤＭ−Ａ 、 ＤＭ−Ｂ デ
ータ記憶装置ｌ１０−Ａ、ｉ、１０−Ｂ 入出力装置
ＢＵＳ−Ａ、ＢＵＳ−Ｂ システムバスＣＭ
共有記憶装置 ＣＭＣＣＣＭ制御回路 Ｆβ−Ａ、Ｆ、／Ｆ−Ｂ フリップフロップ（８７３
３） 代理人 弁理士 猪 股 祥 晃 （はが１名
）第２図 り 第 ３ 図 第 ４ 図
系統図、第２図はロック動作の必要性を説明するための
時系列フローチャート、第３図は第１図で用いられるＴ
８命令のフローチャート、８１１４図はＴＳ命令を含む
マルチプロセッサの動作を示す時系列フローチャート、
第５図は本発明の一実施例を示す系統図、第６図は第５
図で用いられるψロックシーケンスを示すフローチャー
ト、第７図は本発明の他の実施例を示す系統図、第８図
は第７図におけるＣＰＵ−Ａ用のロック要求シーケンス
を示すフローチャート、第９図は第７図におけるＣＰＵ
−ＢのＦ７’Ｆロック判定シーケンスを示すフローチャ
ートである。 ＰＳＣ−Ａ、ＰＳＣ−Ｂ プロセッサＣＰＵ−Ａ、Ｃ
ＰＵ−Ｂ 中央演算処理装置ＰＭ−Ａ 、 ＰＭ−Ｂ
プログラム記憶装置ＤＭ−Ａ 、 ＤＭ−Ｂ デ
ータ記憶装置ｌ１０−Ａ、ｉ、１０−Ｂ 入出力装置
ＢＵＳ−Ａ、ＢＵＳ−Ｂ システムバスＣＭ
共有記憶装置 ＣＭＣＣＣＭ制御回路 Ｆβ−Ａ、Ｆ、／Ｆ−Ｂ フリップフロップ（８７３
３） 代理人 弁理士 猪 股 祥 晃 （はが１名
）第２図 り 第 ３ 図 第 ４ 図
Claims (2)
- （１）複数台のプロセッサが共有記憶装置に結合された
マルチプロセッサシステムにおいて、各プロセッサにき
れそれのロック信号を発生するフリップ７０ツブを設け
、上記各ロック信号によって共イ］？１ピ七〇装置のロ
ックバイトの読出しおよび書込みを行なって共有記憶装
置を各プロセッサが競合してアクセスしないように相互
にロックすることをｑテ徴とするマルチプロセッサの制
御方法。 - （２）２台のプロセッサが共有記憶装置に結合されたマ
ルチプロセッサシステムにおいて、上記共イ１記１’、
τｊ装置にそれぞれのプロセッサに対応する２Ｋ・１［
のロックバイトを設けると共ｌこ片方のプロセツ°シー
にロック信号発生用のフリップフロップをｉｆｆ、上記
２組のロックバイトと片方のプロセッサからのロック化
（３とによって両方のプロセッサが共有記伝装Ｍ’＆競
合してアクセスしないように相互にロックすることを特
徴とするマルチプロセッサの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095795A JPH0679306B2 (ja) | 1983-06-01 | 1983-06-01 | マルチプロセツサの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095795A JPH0679306B2 (ja) | 1983-06-01 | 1983-06-01 | マルチプロセツサの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59223873A true JPS59223873A (ja) | 1984-12-15 |
| JPH0679306B2 JPH0679306B2 (ja) | 1994-10-05 |
Family
ID=14147376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58095795A Expired - Lifetime JPH0679306B2 (ja) | 1983-06-01 | 1983-06-01 | マルチプロセツサの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0679306B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320653A (ja) * | 1986-07-15 | 1988-01-28 | Sekisui Chem Co Ltd | マルチプロセツサシステムのメモリアクセス方法 |
| JPH06314232A (ja) * | 1993-05-06 | 1994-11-08 | Mitsubishi Electric Corp | メモリ切替制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131232A (en) * | 1975-05-12 | 1976-11-15 | Toshiba Corp | Computer composit system |
-
1983
- 1983-06-01 JP JP58095795A patent/JPH0679306B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131232A (en) * | 1975-05-12 | 1976-11-15 | Toshiba Corp | Computer composit system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320653A (ja) * | 1986-07-15 | 1988-01-28 | Sekisui Chem Co Ltd | マルチプロセツサシステムのメモリアクセス方法 |
| JPH06314232A (ja) * | 1993-05-06 | 1994-11-08 | Mitsubishi Electric Corp | メモリ切替制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0679306B2 (ja) | 1994-10-05 |
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