JPS6320653A - マルチプロセツサシステムのメモリアクセス方法 - Google Patents
マルチプロセツサシステムのメモリアクセス方法Info
- Publication number
- JPS6320653A JPS6320653A JP16633286A JP16633286A JPS6320653A JP S6320653 A JPS6320653 A JP S6320653A JP 16633286 A JP16633286 A JP 16633286A JP 16633286 A JP16633286 A JP 16633286A JP S6320653 A JPS6320653 A JP S6320653A
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- JP
- Japan
- Prior art keywords
- shared memory
- semaphore
- cpu
- access
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプロセッサを複数個備えて複雑な処
理を行うシステムにおけるメモリアクセス方法に関し、
例えば主制御を行う制御部と入出力のインターフェース
制御を行う制御部がそれぞれ個々のマイクロプロセッサ
によって構成されているプラスチック押出成形機システ
ムに利用される。
理を行うシステムにおけるメモリアクセス方法に関し、
例えば主制御を行う制御部と入出力のインターフェース
制御を行う制御部がそれぞれ個々のマイクロプロセッサ
によって構成されているプラスチック押出成形機システ
ムに利用される。
（従来の技術）
従来、簡単な制御系においては１つのマイクロプロセッ
サ（ＣＰ Ｕ）によって制御されているが、複雑なシス
テムになると複数個のＣＰＵが設けられ、これらＣＰＵ
が連係動作するいわゆるマルチプロセッサシステムを構
成している。例えば、複数個のＣＰＵ０中で他の残りの
ＣＰＵの制御をも兼ねているのがマスターＣＰＵで、こ
のマスターｃｐｕの指令に応じて各部の制御を行うもの
がスレーブ−ＣＰ Ｕである。このようなシステムは、
例えば近時差々複雑な制御が要請されるプラスチック押
出成形機などの各種コントローラに利用されている。こ
のようなマルチプロセッサシステムにおいては、双方の
ＣＰＵが共有できる共有メモリが設けられており、相互
の動作を互いに規制している。そして、この共有メモリ
をアクセスするグこめにセマフォと呼ばれるフラグを使
用し、このフラグを判断して各ＣＰＵは共有メモリをア
クセスしている。
サ（ＣＰ Ｕ）によって制御されているが、複雑なシス
テムになると複数個のＣＰＵが設けられ、これらＣＰＵ
が連係動作するいわゆるマルチプロセッサシステムを構
成している。例えば、複数個のＣＰＵ０中で他の残りの
ＣＰＵの制御をも兼ねているのがマスターＣＰＵで、こ
のマスターｃｐｕの指令に応じて各部の制御を行うもの
がスレーブ−ＣＰ Ｕである。このようなシステムは、
例えば近時差々複雑な制御が要請されるプラスチック押
出成形機などの各種コントローラに利用されている。こ
のようなマルチプロセッサシステムにおいては、双方の
ＣＰＵが共有できる共有メモリが設けられており、相互
の動作を互いに規制している。そして、この共有メモリ
をアクセスするグこめにセマフォと呼ばれるフラグを使
用し、このフラグを判断して各ＣＰＵは共有メモリをア
クセスしている。
（発明が解決しようとする問題点）
しかるに、従来、共有メモリのアクセスにあたり、一の
ＣＰＵがまずセマフォの内容を読込んで他のＣＰＵが共
有メモリを使用していないことを確認した後に、当該セ
マフォに自分が使用するためのフラグを立てていた。こ
のため、複数個のＣＰＵが同時にセマフォの内容を読込
むと、一方のＣＰＵが読込んだ時にはセマフォのフラグ
は立っていないので、複数個のＣＰｔＪが同時に共有メ
モリをアクセスしてしまい、アドレスバス、データバス
の衝突が起こる。
ＣＰＵがまずセマフォの内容を読込んで他のＣＰＵが共
有メモリを使用していないことを確認した後に、当該セ
マフォに自分が使用するためのフラグを立てていた。こ
のため、複数個のＣＰＵが同時にセマフォの内容を読込
むと、一方のＣＰＵが読込んだ時にはセマフォのフラグ
は立っていないので、複数個のＣＰｔＪが同時に共有メ
モリをアクセスしてしまい、アドレスバス、データバス
の衝突が起こる。
（問題点を解決するための手段）
本発明は、複数個のプロセッサが各々共有メモリにアク
セス可能となされたマルチプロセッサシステムにおいて
、前記共有メモリのアクセスを管理するためのフラグを
格納するセマフォが書込み専用領域と読出し専用領域と
に分離され、一のプロセッサは書込み専用領域にフラグ
を書込んだ後に読出し専用領域の内容を確認して他のプ
ロセッサが共有メモリをアクセスしていないのを６Ｉ
ｊＵして初めて該共有メモリのアクセスを開始するもの
である。
セス可能となされたマルチプロセッサシステムにおいて
、前記共有メモリのアクセスを管理するためのフラグを
格納するセマフォが書込み専用領域と読出し専用領域と
に分離され、一のプロセッサは書込み専用領域にフラグ
を書込んだ後に読出し専用領域の内容を確認して他のプ
ロセッサが共有メモリをアクセスしていないのを６Ｉ
ｊＵして初めて該共有メモリのアクセスを開始するもの
である。
（作用）
一のプロセッサは、共有メモリをアクセスする際には、
まず書込み専用領域にフラグを書込んだ後に、読出し専
用領域の内容を確認する。他のプロセッサが共有メモリ
にアクセスしておれば、この読出し専用領域には他のプ
ロセッサが書込んだフラグが立っているので、当該一の
プロセッサは共有メモリのアクセスをしない。
まず書込み専用領域にフラグを書込んだ後に、読出し専
用領域の内容を確認する。他のプロセッサが共有メモリ
にアクセスしておれば、この読出し専用領域には他のプ
ロセッサが書込んだフラグが立っているので、当該一の
プロセッサは共有メモリのアクセスをしない。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
図面は、本発明に係るマルチプロセッサシステムにおけ
るセマフォの構成を示すブロック図である。
るセマフォの構成を示すブロック図である。
本例は２つのプロセッサ（以下ＣＰＵと称す）１．２に
よって構成されるマルチプロセッサシステムを例示して
おり、これらＣＰＵＩ、２は共有メモリ３を共有してい
る。ＣＰＵＩは例えばＣＰＵ２を監視している制御部で
あり、独自の制御手順によって自動制御を行うとともに
ＣＰＵ２の動作をも規制している。すなわち、ＣＰＵ２
が共有メモリ３に書込んだ内容を適宜読出し、この内容
をＣＰｔＪｌが続出してＣＰＵ２の動作状態を確認して
いる。また、ＣＰＵ２の動作手順はＣＰＵＩが共有メモ
リ３内に記憶する命令手順に応じて実行動作がなされて
いる。ＣＰＵ１は、例えばプラスチック押出成形機にお
いて、樹脂加熱用ヒータ、押出スクリュー等のＭ ？Ｉ
ｌｌ対象を予め決めた立上げ条件によって始動させるよ
うに自動制御させるもので、これに対してＣＰＵ２は温
度センサ、押出スクリューの回転数等を検出するセンサ
類の入出力装置を制御しているものである。なお、図面
上では２つのＣＰＵＩ、２を例示しているが、もちろん
３つ以上のＣＰＵが実際には存在している。
よって構成されるマルチプロセッサシステムを例示して
おり、これらＣＰＵＩ、２は共有メモリ３を共有してい
る。ＣＰＵＩは例えばＣＰＵ２を監視している制御部で
あり、独自の制御手順によって自動制御を行うとともに
ＣＰＵ２の動作をも規制している。すなわち、ＣＰＵ２
が共有メモリ３に書込んだ内容を適宜読出し、この内容
をＣＰｔＪｌが続出してＣＰＵ２の動作状態を確認して
いる。また、ＣＰＵ２の動作手順はＣＰＵＩが共有メモ
リ３内に記憶する命令手順に応じて実行動作がなされて
いる。ＣＰＵ１は、例えばプラスチック押出成形機にお
いて、樹脂加熱用ヒータ、押出スクリュー等のＭ ？Ｉ
ｌｌ対象を予め決めた立上げ条件によって始動させるよ
うに自動制御させるもので、これに対してＣＰＵ２は温
度センサ、押出スクリューの回転数等を検出するセンサ
類の入出力装置を制御しているものである。なお、図面
上では２つのＣＰＵＩ、２を例示しているが、もちろん
３つ以上のＣＰＵが実際には存在している。
ＣＰＵ１．２相互には、第１のセマフオ４及び第２のセ
マフォ５０２つのセマフォが接続されており、これらセ
マフォ４，５は読出し、書込みが可能になされている。
マフォ５０２つのセマフォが接続されており、これらセ
マフォ４，５は読出し、書込みが可能になされている。
第１のセマフォ４はＣＰＵ１からの書込みが可能で、Ｃ
ＰＵ２からは読出しが可能な領域である。第２のセマフ
オ５は前記第１のセマフォ４とは逆にＣＰＵ２から書込
みがなされ、ＣＰＵＩは読込みだけがなされる領域であ
る。このように、本例では２つのセマフォをそれぞれ１
つのＣＰＵに対して読出しもしくは書込みしかできない
構成である。
ＰＵ２からは読出しが可能な領域である。第２のセマフ
オ５は前記第１のセマフォ４とは逆にＣＰＵ２から書込
みがなされ、ＣＰＵＩは読込みだけがなされる領域であ
る。このように、本例では２つのセマフォをそれぞれ１
つのＣＰＵに対して読出しもしくは書込みしかできない
構成である。
かかる上述の構成からなるマルチプロセッサシステムに
おいて、ｃｐｕｉが共有メモリ３にアクセスする場合に
は、まず第１のセマフォ４にフラグを書込んだ後に、第
２のセマフォ５の内容を読込む。この第２のセマフォ５
には、前記ＣＰＵ２が共有メモリ３をアクセスする場合
に立てられるフラグが記憶される領域であるので、第２
のセマフォ５にフラグが立っておれば、すてにＣＰＵ２
が共有メモリ３をアクセスしていることになる。
おいて、ｃｐｕｉが共有メモリ３にアクセスする場合に
は、まず第１のセマフォ４にフラグを書込んだ後に、第
２のセマフォ５の内容を読込む。この第２のセマフォ５
には、前記ＣＰＵ２が共有メモリ３をアクセスする場合
に立てられるフラグが記憶される領域であるので、第２
のセマフォ５にフラグが立っておれば、すてにＣＰＵ２
が共有メモリ３をアクセスしていることになる。
ＣＰＵＩは第２のセマフォ５にフラグが立っていなけれ
ば、ＣＰＵ２が共有メモリ３をアクセスしていないのを
Ｔｒｉ 認できるので、ＣＰＵＩは共有メモリ３をアク
セスする。ＣＰＵ２が共有メモリ３をアクセスする場合
は、上述したＣＰＵＩがアクセスする場合と同じ手順で
行われる。しかして、今仮にＣＰＵＩ、２が共有メモリ
３へのアクセスをするべく第１のセマフォ４、第２のセ
マフォ５にフラグを書込んでも、双方のＣＰｔＪｌ、２
は読出し用のセマフォからフラグを読出すのでアクセス
を行わず、同時アクセスは防止される。そして、双方の
フラグが立っている時には、一方のＣＰＵが立てたセマ
フォのフラグをクリアしてアクセスを停止し、他方のＣ
ＰＵが立てたセマフォのフラグが立ち下がるのを待てば
よい。
ば、ＣＰＵ２が共有メモリ３をアクセスしていないのを
Ｔｒｉ 認できるので、ＣＰＵＩは共有メモリ３をアク
セスする。ＣＰＵ２が共有メモリ３をアクセスする場合
は、上述したＣＰＵＩがアクセスする場合と同じ手順で
行われる。しかして、今仮にＣＰＵＩ、２が共有メモリ
３へのアクセスをするべく第１のセマフォ４、第２のセ
マフォ５にフラグを書込んでも、双方のＣＰｔＪｌ、２
は読出し用のセマフォからフラグを読出すのでアクセス
を行わず、同時アクセスは防止される。そして、双方の
フラグが立っている時には、一方のＣＰＵが立てたセマ
フォのフラグをクリアしてアクセスを停止し、他方のＣ
ＰＵが立てたセマフォのフラグが立ち下がるのを待てば
よい。
（発明の効果）
以上述べたように、本発明によれば、マルチプロセッサ
システムにおいて、共有メモリの同時アクセスが防止さ
れバスの衝突が起こらない。
システムにおいて、共有メモリの同時アクセスが防止さ
れバスの衝突が起こらない。
図面は本発明に係るマルチプロセッサシステムのメモリ
アクセス方法を説明するプコノク図である。 １．２・・・ＣＰＵ ３・・・共有メモリ
４・・・第１のセマフォ ５・・・第２のセマフォ特
許出願人 積水化学工業株式会社 代表者 廣１） 馨
アクセス方法を説明するプコノク図である。 １．２・・・ＣＰＵ ３・・・共有メモリ
４・・・第１のセマフォ ５・・・第２のセマフォ特
許出願人 積水化学工業株式会社 代表者 廣１） 馨
Claims (1)
- １）複数個のプロセッサが各々共有メモリにアクセス可
能となされたマルチプロセッサシステムにおいて、前記
共有メモリのアクセスを管理するためのフラグを格納す
るセマフォが書込み専用領域と読出し専用領域とに分離
され、一のプロセッサは書込み専用領域にフラグを書込
んだ後に読出し専用領域の内容を確認して他のプロセッ
サが共有メモリをアクセスしていないのを確認して初め
て該共有メモリのアクセスを開始することを特徴とする
マルチプロセッサシステムのメモリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16633286A JPS6320653A (ja) | 1986-07-15 | 1986-07-15 | マルチプロセツサシステムのメモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16633286A JPS6320653A (ja) | 1986-07-15 | 1986-07-15 | マルチプロセツサシステムのメモリアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6320653A true JPS6320653A (ja) | 1988-01-28 |
Family
ID=15829400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16633286A Pending JPS6320653A (ja) | 1986-07-15 | 1986-07-15 | マルチプロセツサシステムのメモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320653A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997041514A1 (en) * | 1996-04-30 | 1997-11-06 | 3Com Corporation | Qualified burst buffer |
| JP2008034026A (ja) * | 2006-07-28 | 2008-02-14 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| JP2014154077A (ja) * | 2013-02-13 | 2014-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 二重更新防止システム及び二重更新防止方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223873A (ja) * | 1983-06-01 | 1984-12-15 | Toshiba Corp | マルチプロセツサの制御方法 |
-
1986
- 1986-07-15 JP JP16633286A patent/JPS6320653A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59223873A (ja) * | 1983-06-01 | 1984-12-15 | Toshiba Corp | マルチプロセツサの制御方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997041514A1 (en) * | 1996-04-30 | 1997-11-06 | 3Com Corporation | Qualified burst buffer |
| JP2008034026A (ja) * | 2006-07-28 | 2008-02-14 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| JP2014154077A (ja) * | 2013-02-13 | 2014-08-25 | Nippon Telegr & Teleph Corp <Ntt> | 二重更新防止システム及び二重更新防止方法 |
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