JPS59225676A - ビツト長可変符号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （５）発明の技術分野 本発明はビット長可変符号発生回路、特にいわゆるモデ
ファイト・ノ１フマン符号のようなビット長可変な符号
をシリアル出力することにより、ワードバウンダリを有
する制御システムに対するデータ・バスへのバウンダリ
整合させた出力を、容易に実行できるようにしたビット
長可変符号発生回路に関するものである。

［Ｆ］）従来技術と問題点 例えば、ファクシミリの画像通信など（二おける帯域圧
縮符号化方式として、モデファイト・）−フマン符号化
方式がある。該方式では、白または黒の情報と、白また
は黒の連続した長さく以下、ランレングスという）とを
被符号化情報とし１発生類度の高いパターンについては
短いビット長Ｃ二よす、マた発生頻度の低いパターンに
ついては長いビット長によって符号化を行って、効率よ
く帯域圧縮することが行われている。

上記のようなビット長可変符号を、制御系においてシリ
アルに処理していく場合には、そのまま順次処理してい
けばよいが１例えば制御系が８ビツトまたは１６ピツト
などのデータ単位で処理するプロセッサである場合には
、その８ビツトまたは１６ビツトのワードバウンダリで
一連のビット長可変符号列を区切り１例えばデータ・バ
ス上にパラレルに出方することが必要となる。

第１図は従来方式の回路例を示す。図中、１は被符号化
情報レジスタ、２は変換ＲＯＭ、３はパラレル・シリア
ル変換器、４は有効コード長カウンタ、５はシリアル・
パラレル変換器、６はバウンダリ・カウンタ、７はデー
タ・バスを表わす。

例えば、ランレングスなどの被符号化情報が。

被符号化情報レジスタ１に格納されると、そのランレン
グスに対応するアドレスによって、変換ＲＯＭ２が参照
される。変換ＲＯＭ２には、変換対象となる各ビット長
可変符号ごとに、予め被符号化情報に対応するビット長
可変符号の内容と。

その各有効コード長情報とが記憶されている。この変換
ＲＯＭ２に記憶されているビット長可変符号には、その
長さに応じて、第１図中×印で示したようなダミ一部が
付加され、Ｒみ出し単位が固定長となるようにさ゛れて
いる。そして、変換ＲＯＭ２、へのアクセス（二よって
、ダミ一部を含む変換された符号が、パラレル・シリア
ル変換器３へ出方され、その有効コード長情報が有効コ
ード長カウンタ４にセットされる。パラレル・シリアル
変換器３では、有効コード長カウンタ４が０になるまで
、入力情報から有効部のみを抽出し、シリアルに出力す
る。このシリアルな出方情報は、シリアル・パラレル変
換器５およびバウンダリ・カウンタ６によって、データ
・バス７のデータ幅に対応するパラーレル・データに変
換される。すなわち。

バウンダリ・カウンタ６は、８ビツトまたは］６ビツト
などのデータ幅に対応するカウント値によって、シリア
ル・パラレル変換器５にワードバウンダリの整合を行わ
しめ、制御系に報告して、ビット長可変符号をワード単
位でデータ・バス７へ出力する。なお、上記有効コード
長カウンタ４がＯになった場合には９次の被符号化情報
によって。

連続して変換ＲＯＭ２がアクセスされるようになってい
る。

上記従来の方式（二よれば、パラレル・シリアル変換器
３のようなパラレル・データをシリアル・データに変換
する回路が必要であり、また被符号化情報量が増加した
場合、有効部が長くなり、コード長の増大によって、ハ
ードウェア量が増大するという問題がある。

（Ｑ　発明の目的と構成 本発明は上記問題点の解決を図り、読出し専用メモリ（
ＲＯＭ）からの読出しデータを、直接シリアル化できる
よう（二することによって、ビット長可変な２進符号を
、単純な構成のハードウェアでもって、バウンタ゛りを
有する制御システムに整合させるようにしたビット長可
変符号発生回路を提供することを目的としている。その
ため１本発明のビット長可変符号発生回路は、被符号化
情報にもとづいて逐次ビット長可変符号を生成し、生成
された一連の上記ビット長可変符号列をワードバウンダ
リに整合させて出力するビット長可変符号発生回路にお
いて、生成される上記各ビット長可変符号を各構成ビッ
トに分解し、各エン）　ＩＪ毎に上記各構成ビットの情
報を、後続する構成ビット情報の格納されたアドレス情
報と対にして記憶する読出し専用メモリをそなえ、上記
被符号化情報に対応するアドレス情報または上記後続す
る構成ビット情報の格納されたアドレス情報にもとづい
て順次上記読出し専用メモリをアクセスするよう構成し
、該読出し専用メモリから抽出した上記各構成ビット情
報をワードバウンダリに整合させるよ　　　　□うにし
たことを特徴としている。以下図面を参照しつつ説明す
る。

（至）発明の実施例 第２図は本発明の一実施例構成、第３図は第２図図示変
換ＲＯＭの構成を説明するための図、第４図は第２図図
示実施例の出方例を示す。　　　　　　１図中、符号１
，５，６．７は第１図に対応し。

１０はアドレス・レジスタ、１１は変換ＲＯＭ。

１２は終端検出用ラッチ、２０は符号構成ビット部、２
１はアドレス情報部、２２は終端フラグ部を表わす。

本発明の場合９例えば第２図図示の如き構成により、変
換ＲＯＭＩＩから直接的にシリアル化されたビット長可
変符号が出力されるようになっている。例えば、モデフ
ァイト・ハフマン方式は。

ファクシミリ０１１機の圧縮・伸張方式の国際規準とな
っているが、このようなビット長可変符号を８ビツトま
たは１６ビツトなどのワード単位でデータ処理する場合
、被符号化情報をビット長可変符号に変換し、その結果
をワード・バウンダリに整合させることが必要となる。

被符号化情報レジスタ１は１例えば画像入力における白
または黒の連続が変化する時点までのランレングスをカ
ウントするランレングスカウンタの出力が格納されるレ
ジスタである。このレジスタ１の値は、変換ＲＯＭＩＩ
のアドレスを示すアドレス・レジスタ１０に取り込まれ
る。

変換ＲＯＭＩＩには、上記アドレス・レジスタ１０の示
すアドレス（＝対応する各エントリごとに。

例えば１ビツト分の符号構成ピット部２０と９次の符号
構成ビットが格納されているエントリのアドレス情報が
格納されているアドレス情報部２１と、１つのビット長
可変符号についての終端ビットであるかどうかを示す終
端フラグ部２２とが設けられ、予め変換されるビット長
可変符号の内容に応じて、それらの情報が格納され記憶
される。

例えば、第３図（イ）図示の如く、被符号化情報Ａに対
応するビット長可変符号が、　　「ｌ　Ｉ　Ｏｌｊであ
り、被符号化情報Ｂに対応するビット長可変符号が、ｒ
ｌｏｏｌｏｏＪであり、被符号化情報Ｃ（＝対応するビ
ット長可変符号が、Ｊ］０１ｊであったとする。変換Ｒ
ＯＭＩＩには９例えば第３図（ロ）図示の如く、変換す
べき符号化情報が予め格納される。

被符号化情報Ａにもとづいて、符号化する場合。

第３図（ロ）において、まず被符号化情報人（一対応す
る先頭アドレスＡＯから、符号構成ビット部２０の値「
１」が取り出される。このビットは、ビット長可変符号
の最初の１ビツトとして出力される。

このビットの出力と同時に、アドレス情報部２１、　か
ら９次の１ビツトが格納されているエントリのアドレス
Ａ１が読み出される。次に、アドレスＡ１のエントリか
ら、２番目のビット値ｒｌＪとアドレスＡ２とが読み出
され、構成ビット値「１」が可変符号の２番目のビット
として出力される。同様にアドレスＡ２から構成ビット
値ｒＯＪが出力され、続いてアドレスＡ３がら構成ビッ
ト値「１」が出力される。アドレスＡ３のエントリの終
端フラグ部２２の内容が「１」になっているので、アド
レスＡ３のエントリについての処理が終わると、被符号
化情報Ａについての符号化が終了したと判定される。す
なわち、被符号化情報Ａに対して、アドレスＡＯ，ＡＩ
、Ａ２．Ａ３の符号構成ビット部２０から順次ｒｌＪ、
　　ｒｌＪ、　　ｒｏｂ、　　ｒｌＪが読み出されて、
シリアルに出方され、符号化が行われることとなる。な
お、終端フラグ部２２によって、終端が検出されると、
直ちに次の被符号化情報１例えばＢについての符号化が
続けられる。被符号化情報Ｂについては、同様にアドレ
スＢＯ，Ｂｌ、　Ｂ２゜Ｂ３．Ｂ４．Ｂ５から、順次Ｉ
１１．　ｒｏｊ、　ｒｏｂ、　ｒｌｊ。

ｒｏｂ、　ｒＯＪが出力されることとなる。被符号化情
報Ｃについても同様に、アドレスＣＯ，Ｃ１，Ｃ２から
、順次Ｉ１１．　ｒＯＪ、　Ｉｌｌが出力される。　。

ところで、被符号化情報Ａ（二対応する符号「１１０１
」　の右側の３ビツトは、被符号化情報Ｃに対応する符
号「１０１」に一致する。そこでこのような場合１例え
ば第３図（／今図示の如く、アドレスＡＯのアドレス情
報部２１にアドレスＣＯを格納して、後方の符号化情報
を共通化し、メモリを節約することができる。

なお、この例では、終端フラグ部２２のフラグによって
、１つの符号化の終了を判定しているが。

必らずしも終端フラグによ−らずに９例えばアドレス情
報部２１に特殊なアドレス値を設定することにより、自
動的に次の符号化の処理に移行するようにしてもよい。

上記の如く変換ＲＯＭＩＩがアクセスされること（二よ
り、変換ＲＯＭＩＩから直接符号化情報がシリアルに出
力される。第２図図示終端検出用ラ　　　　□ツチ１２
は、終端フラグ部２２の内容によって。

アドレス・レジスタ１０へ設定されるアドレスを。

被符号化情報レジスタ１から得るか、変換ＲＯＭ１１か
ら得るかを決定する信号を出力するラッチである。変換
ＲＯＭＩＩの符号構成ビット部２゜から順次読み出され
たビット情報は、シリアル・パラレル変換器５に入力さ
れる。シリアル・パラレル変換器５は、変換ＲＯＭＩＩ
の出方に同期して、シリアル・データをパラレル・デー
タに変換する。バウンダリ・カウンタ６は、シリアル・
パラレル変換器５におけるパラレル・データがバウンダ
リと一致した時点、すなわち例えばデータ・バス７のデ
ータ幅が８ビツトである場合に、８をカウントした時点
で、制御側（図示せず）にその旨報告する。制御側は、
バウンタ′°す・カウンタ６がらバウンダリが整合した
との報告があったならば。

データ・バス７を経由して９例えばモデファイトハフマ
ン符号等のワード・バウンタ゛りに整合された例えば第
４図図示の如きコード列を、ワードごとに読み込むこと
ができる。

■　発明の詳細 な説明した如く本発明によれば、ビット長可変のコード
を読出し専用メモリ（Ｉ（ＯＭ）から直接シリアル出力
できるので、ハードウェアが有効コード長を意識する必
要がなく、ハードウェア構成が単純となり、物量が減少
してコストを軽減することができるようになる。また、
被符号化情報量の増加に対し、単にＲＯＭ容量を増加さ
せるだけで対処可能であり、ハードウェアへの影響を小
さくすることができるという効果がある。

【図面の簡単な説明】

第１図は従来方式の回路例、第２図は本発明の一実施例
構成、第３図は第２図図示変換ＲＯＭの構成を説明する
ための図、第４図は第２図図示実施例の出力例を示−ｒ
Ｏ 図中、１は被符号化情報レジスタ、５はシリアル・パラ
レル変換器、６はバウンダリ・カウンタ。 ７はデータ・バス、１１は変換ＲＯＭ、２０は打器構成
ビット部、２１はアトｔ／ス情報部、２２は終端フラグ
部を表わす。 特許出願人　　ユーザツク電子工業株式会社代理人弁理
士　　　森　１）　　　寛　　（外２名）４１

Claims (1)

1. 【特許請求の範囲】 被符号化情報にもとりいて逐次ビット長可変符号を生成
   し、生成された一連の上記ビット長可変符号列をワード
   バウンダリに整合させて出力するビット長可変符号発生
   回路において、生成される上記各ビット長可変符号を’
   Ｚｒ構成ビットに分解し。 各エン）　ＩＪ毎に上記各構成ビットの情報を、後続す
   る構成ビット情報の格納されたアドレス情報と対にして
   記憶する読出し専用メモリをそなえ、上記被符号化情報
   に対応するアドレス情報または上記後続する構成ビット
   情報の格納されたアドレス情報にもとづいて順次上記読
   出し専用メモリをアクセスするよう構成し、該読出し専
   用メモリから抽出した上記各構成ビット情報をワードバ
   ウンダリに整合させるようにしたことを特徴とするビッ
   ト長可変符号発生回路。