JPS5922959B2 - トランジスタチヤイム - Google Patents
トランジスタチヤイムInfo
- Publication number
- JPS5922959B2 JPS5922959B2 JP14365275A JP14365275A JPS5922959B2 JP S5922959 B2 JPS5922959 B2 JP S5922959B2 JP 14365275 A JP14365275 A JP 14365275A JP 14365275 A JP14365275 A JP 14365275A JP S5922959 B2 JPS5922959 B2 JP S5922959B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- gate
- transistor
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はトランジスタでもつて回路構成し、音響板をプ
ランジャ−ソレノイドにより打撃するところのチヤイム
装置を発音させると共に、その発音数、発音速度が自由
に変えられるようにしたトランジスタチヤイムを提供す
るにある。
ランジャ−ソレノイドにより打撃するところのチヤイム
装置を発音させると共に、その発音数、発音速度が自由
に変えられるようにしたトランジスタチヤイムを提供す
るにある。
従来のチヤイムは前記するような音響板をプランジャ−
ソレノイドにより打撃するものであるが、そのプランジ
ャ−ソレノイドを間歇的に駆動させるために、押釦の如
き接点信号によつてモータを駆動して、そのモータと連
結するカムにより電源回路をオン、オフするようにして
ある。
ソレノイドにより打撃するものであるが、そのプランジ
ャ−ソレノイドを間歇的に駆動させるために、押釦の如
き接点信号によつてモータを駆動して、そのモータと連
結するカムにより電源回路をオン、オフするようにして
ある。
したがつて発音数、発音速度はカムによるオン、オフの
回数で行われるものであるから、カムを変えない限り、
その変更ができないものである。本発明はかかる事項に
鑑み、その対策としてなしたるものである。
回数で行われるものであるから、カムを変えない限り、
その変更ができないものである。本発明はかかる事項に
鑑み、その対策としてなしたるものである。
以下実施例として掲げた図を参照して本発明トランジス
タチヤイムを説明すると、第１図において、Ｂ１は電源
保持回路であり、直流電源Ｅを接続し、電圧ライン１１
にトランジスタＱ１のコレクタ、エミッタが接続され、
このトランジスタＱ１にはダーリントン接続のトランジ
スタＱ２が設けられる。Ｑ２はスイッチング用のトラン
ジスタで、前記トランジスタＱ２のベースと直流電源Ｅ
の非電圧ライン１２間にコレクタ、エミッタを接続し、
ベース端子は押釦ＳＷＩ、ＳＷ２よりなる回路に延長さ
れ、押釦ＳＷ、、ＳＷ２のオン動作時に、トランジスタ
Ｑ３、Ｑ２、Ｑ１をオンさせるようにしてある。トラン
ジスタＱ４はそのコレクタ、エミッタをダイオードＤ、
を介してトランジスタＱ３のベース、エミッタ間に接続
し、ディジタル回路Ｆの一致出力のゲートＧ８乃至Ｇ１
３の一致出力があるときに電源保持回路Ｂ４をオフする
ようにしてある。Ｂ２はシユミツトトリガーの発振回路
であり、前記電源保持回路Ｂ１のトランジスタＱ４がオ
ンしたときにトランジスタＱ、Ｏよりディジタル回路り
ーＦに基準周波数となる方形波出力を出すようにしてあ
る。
タチヤイムを説明すると、第１図において、Ｂ１は電源
保持回路であり、直流電源Ｅを接続し、電圧ライン１１
にトランジスタＱ１のコレクタ、エミッタが接続され、
このトランジスタＱ１にはダーリントン接続のトランジ
スタＱ２が設けられる。Ｑ２はスイッチング用のトラン
ジスタで、前記トランジスタＱ２のベースと直流電源Ｅ
の非電圧ライン１２間にコレクタ、エミッタを接続し、
ベース端子は押釦ＳＷＩ、ＳＷ２よりなる回路に延長さ
れ、押釦ＳＷ、、ＳＷ２のオン動作時に、トランジスタ
Ｑ３、Ｑ２、Ｑ１をオンさせるようにしてある。トラン
ジスタＱ４はそのコレクタ、エミッタをダイオードＤ、
を介してトランジスタＱ３のベース、エミッタ間に接続
し、ディジタル回路Ｆの一致出力のゲートＧ８乃至Ｇ１
３の一致出力があるときに電源保持回路Ｂ４をオフする
ようにしてある。Ｂ２はシユミツトトリガーの発振回路
であり、前記電源保持回路Ｂ１のトランジスタＱ４がオ
ンしたときにトランジスタＱ、Ｏよりディジタル回路り
ーＦに基準周波数となる方形波出力を出すようにしてあ
る。
デイジタル回路Ｆは前記発振回路Ｂ２に接続し、フリツ
プフロツプＦ，乃至Ｆ８でもつて構成され、その出力が
ゲートＧｌ４を出力回路のトランジスタＱ，４のベース
に接続されている。
プフロツプＦ，乃至Ｆ８でもつて構成され、その出力が
ゲートＧｌ４を出力回路のトランジスタＱ，４のベース
に接続されている。
出力回路はトランジスタＱ，４、パワートランジスタＱ
ｌ５、およびプランジヤーソレノイドＣ。
ｌ５、およびプランジヤーソレノイドＣ。
よりなり、トランジスタＱｌ４がオフのとき、トランジ
スタＱｌ，がオン、トランジスタＱ，４がオンのときト
ランジスタＱｌ５はオフして、プランジヤーソレノイド
Ｃ。を間歇的に駆動するようにする。次で押釦ＳＷｌ，
ＳＷ２は直流電源Ｅの電圧側とダイオードＤ２，Ｄ３を
介して電源保持回路Ｂ１のトランジスタＱ３間に接続す
ると共に、押釦ＳＷｌ側はトランジスタＱ，ｌ、ゲート
Ｇｌ，Ｇ３，Ｇ６を介してデイジタル回路Ｆの第２段フ
リツプフロツプＦ２の入力に接続し、他方の押釦ＳＷ２
側はトランジスタＱ，２、ゲートＧ２，Ｇ４を介して、
第１段フリツプフロツプＦ２のゲートに接続する。Ｂ３
はデイジタル回路Ｆの各フリツプフロツプＦ１乃至Ｆ８
のりセツト回路である。而して、押釦ＳＷｌ，ＳＷ２を
オン動作させることにより、ダイオードＤ２，Ｄ３を通
して電源保持回路Ｂ，のトランジスタＱ３，Ｑ２，Ｑｌ
を連続的にオンさせ、抵抗Ｒ７、ダイオードＤ１を通し
て直流電源Ｅを回路に印加させる。
スタＱｌ，がオン、トランジスタＱ，４がオンのときト
ランジスタＱｌ５はオフして、プランジヤーソレノイド
Ｃ。を間歇的に駆動するようにする。次で押釦ＳＷｌ，
ＳＷ２は直流電源Ｅの電圧側とダイオードＤ２，Ｄ３を
介して電源保持回路Ｂ１のトランジスタＱ３間に接続す
ると共に、押釦ＳＷｌ側はトランジスタＱ，ｌ、ゲート
Ｇｌ，Ｇ３，Ｇ６を介してデイジタル回路Ｆの第２段フ
リツプフロツプＦ２の入力に接続し、他方の押釦ＳＷ２
側はトランジスタＱ，２、ゲートＧ２，Ｇ４を介して、
第１段フリツプフロツプＦ２のゲートに接続する。Ｂ３
はデイジタル回路Ｆの各フリツプフロツプＦ１乃至Ｆ８
のりセツト回路である。而して、押釦ＳＷｌ，ＳＷ２を
オン動作させることにより、ダイオードＤ２，Ｄ３を通
して電源保持回路Ｂ，のトランジスタＱ３，Ｑ２，Ｑｌ
を連続的にオンさせ、抵抗Ｒ７、ダイオードＤ１を通し
て直流電源Ｅを回路に印加させる。
発振回路Ｂ２は抵抗Ｒ２とコンデンサＣ１の充放電で発
振周波数が決まり、出力トランジスタＱ，Ｏでデイジタ
ル回路Ｆの各フリツプフロツプＦ１乃至Ｆ８をドライブ
していく。
振周波数が決まり、出力トランジスタＱ，Ｏでデイジタ
ル回路Ｆの各フリツプフロツプＦ１乃至Ｆ８をドライブ
していく。
次にりセツト回路Ｂ３はトランジスタＱｌ３とコンデン
サＣ２と抵抗Ｒ２４乃至Ｒ２６は電源保持回路Ｂ，がオ
ンしたときに各フリツプフロツプＦ２乃至Ｆ８をりセツ
トする。こ＼で押釦ＳＷ，がオン動作したときには、ダ
イオードＤ２を通して電源保持回路Ｂ１をオンさせると
同時に、トランジスタＱｌ，をオンさせ、ゲートＧ，，
Ｇ２かあ構成されるＲ，ＳフリツプフロツプでゲートＧ
１の出力はゞＨ″レベルに保持させる。そのためにゲー
トＧ３の出力は′Ｌ〃レベルにあり、ゲートＧ５の出力
が′Ｈ″，′ＬＩ、いずれにあつてもゲートＧ６の出力
は′Ｈ２レベルにあるためにフリツプフロツプＦ２の入
力はゲートＧ７でオン、オフされる。そのために発振回
路Ｂ２の信号はフリツプフロツプＦｌ，Ｆ２を通して次
のフリツプフロツプＦ３に送られるために普通の速さで
プランジヤーソレノイドＣ。は駆動する。こ＼で第４図
に示す時間幅Ｔでもつて１回とする発音は２回繰り返し
、デイジタル回路ＦのフリツプフロツプＦ３乃至Ｆ８の
Ｑ出力がすべて′Ｌ″レベルに一致したときに電源保持
回路Ｂ１はオフとなる。
サＣ２と抵抗Ｒ２４乃至Ｒ２６は電源保持回路Ｂ，がオ
ンしたときに各フリツプフロツプＦ２乃至Ｆ８をりセツ
トする。こ＼で押釦ＳＷ，がオン動作したときには、ダ
イオードＤ２を通して電源保持回路Ｂ１をオンさせると
同時に、トランジスタＱｌ，をオンさせ、ゲートＧ，，
Ｇ２かあ構成されるＲ，ＳフリツプフロツプでゲートＧ
１の出力はゞＨ″レベルに保持させる。そのためにゲー
トＧ３の出力は′Ｌ〃レベルにあり、ゲートＧ５の出力
が′Ｈ″，′ＬＩ、いずれにあつてもゲートＧ６の出力
は′Ｈ２レベルにあるためにフリツプフロツプＦ２の入
力はゲートＧ７でオン、オフされる。そのために発振回
路Ｂ２の信号はフリツプフロツプＦｌ，Ｆ２を通して次
のフリツプフロツプＦ３に送られるために普通の速さで
プランジヤーソレノイドＣ。は駆動する。こ＼で第４図
に示す時間幅Ｔでもつて１回とする発音は２回繰り返し
、デイジタル回路ＦのフリツプフロツプＦ３乃至Ｆ８の
Ｑ出力がすべて′Ｌ″レベルに一致したときに電源保持
回路Ｂ１はオフとなる。
次で、押釦ＳＷ２がオン動作した場合には第１図と第３
図に示すように、ダイオードＤ３を通して電源保持回路
Ｂ，をオンさせ、同時にトランジスタＱ，２をオンさせ
、ゲートＧｌ，Ｇ２のＲ，Ｓフリツプフロツプでゲート
Ｇ２をＨ″レベルに保持し、ゲートＧ４の出力をゞＬ″
レベルにする。
図に示すように、ダイオードＤ３を通して電源保持回路
Ｂ，をオンさせ、同時にトランジスタＱ，２をオンさせ
、ゲートＧｌ，Ｇ２のＲ，Ｓフリツプフロツプでゲート
Ｇ２をＨ″レベルに保持し、ゲートＧ４の出力をゞＬ″
レベルにする。
このためにフリツプフロツプＦ２の出力の′Ｈ２，ＳＬ
２いずれのレベルに拘らずゲートＧ７の出力はＨ″レベ
ルになつており、ゲートＧ６の信号により、フリツプフ
ロツプＦ２は動作する。発振回路Ｂ２からの信号はゲー
トＧ，，Ｇ６を通してデイジタル回路Ｆを動作させる。
２いずれのレベルに拘らずゲートＧ７の出力はＨ″レベ
ルになつており、ゲートＧ６の信号により、フリツプフ
ロツプＦ２は動作する。発振回路Ｂ２からの信号はゲー
トＧ，，Ｇ６を通してデイジタル回路Ｆを動作させる。
したがつて発振回路Ｂ２の信号はフリツプフロツプＦ１
を通らずに次のフリツプフロツプＦ２に伝わるため普通
の速さの２倍の速さでプランジヤーソレノイドＣ。
を通らずに次のフリツプフロツプＦ２に伝わるため普通
の速さの２倍の速さでプランジヤーソレノイドＣ。
を動作させる。そして、第４図の時間幅Ｔにおいて、フ
リツプフロツプＦ３乃至Ｆ８のＱ出力はすべてゞＬ２レ
ベルとなるときに電源保持回路Ｂ１をオフする。
リツプフロツプＦ３乃至Ｆ８のＱ出力はすべてゞＬ２レ
ベルとなるときに電源保持回路Ｂ１をオフする。
上述するように本発明によれば、押釦のオン動作によつ
て電源を回路に供給する電源保持回路と、発振回路と、
その発振回路の出力を分周する複数のフリツプフロツプ
、ゲートを含むデイジタル回路と、その出力によりパワ
ートランジスタを駆動してチヤイムのプランジヤーコイ
ルを駆動して発音させる駆動回路からなるトランジスタ
チヤイムにおいて、前記フリツプフロツプの入力と発振
回路との間にゲートをバイパス接続しかつそのフリツプ
フロツプと前段のフリツプフロツプ間に他のゲートを接
続すると共に複数のチヤイム発音スイツチにより前記フ
リツプフロツプ間に挿入したゲートとバイパス用ゲート
の「Ｈ」，「Ｌ」状態を異ならしめる如く駆動してなる
ことを特徴とする構成としており、押釦ＳＷｌ，ＳＷ２
の如くその入力個所を変えるだけで発音の速さや、発音
数を変えることができるものであり、異つた種類の出す
ことができる利点を有するものである。
て電源を回路に供給する電源保持回路と、発振回路と、
その発振回路の出力を分周する複数のフリツプフロツプ
、ゲートを含むデイジタル回路と、その出力によりパワ
ートランジスタを駆動してチヤイムのプランジヤーコイ
ルを駆動して発音させる駆動回路からなるトランジスタ
チヤイムにおいて、前記フリツプフロツプの入力と発振
回路との間にゲートをバイパス接続しかつそのフリツプ
フロツプと前段のフリツプフロツプ間に他のゲートを接
続すると共に複数のチヤイム発音スイツチにより前記フ
リツプフロツプ間に挿入したゲートとバイパス用ゲート
の「Ｈ」，「Ｌ」状態を異ならしめる如く駆動してなる
ことを特徴とする構成としており、押釦ＳＷｌ，ＳＷ２
の如くその入力個所を変えるだけで発音の速さや、発音
数を変えることができるものであり、異つた種類の出す
ことができる利点を有するものである。
【図面の簡単な説明】
図は本発明トランジスタチヤイムの実施例し、第１図は
電気回路図、第２図は押釦ＳＷオン動作したときの各部
動作のタイムチヤ一第３図は押釦ＳＷ２をオン動作した
ときの各作のタイムチヤート、第４図はデイジタル回路
のフリツプフロツプＦ６乃至Ｆ８と出力のタイムチヤー
トである。 Ｂ１・・・・・・電源保持回路、Ｂ２・・・・・・発振
回路、Ｆ・・・・・・デイジタル回路、Ｆ，，Ｆ２・・
・・・・フリツプフロツプ、ＣＯ・・・・・・プランジ
ヤーソレノイド、ＳＷ，，ＳＷ２・・・・・・押釦。
電気回路図、第２図は押釦ＳＷオン動作したときの各部
動作のタイムチヤ一第３図は押釦ＳＷ２をオン動作した
ときの各作のタイムチヤート、第４図はデイジタル回路
のフリツプフロツプＦ６乃至Ｆ８と出力のタイムチヤー
トである。 Ｂ１・・・・・・電源保持回路、Ｂ２・・・・・・発振
回路、Ｆ・・・・・・デイジタル回路、Ｆ，，Ｆ２・・
・・・・フリツプフロツプ、ＣＯ・・・・・・プランジ
ヤーソレノイド、ＳＷ，，ＳＷ２・・・・・・押釦。
Claims (1)
- １ 押釦のオン動作によつて電源を回路に供給する電源
保持回路と、発振回路と、その発振回路の出力を分周す
る複数のフリップフロップ、ゲートを含むディジタル回
路と、その出力によりパワートランジスタを駆動してチ
ヤイムのプランジャーコイルを駆動して発音させる駆動
回路からなるトランジスタチヤイムにおいて、前記フリ
ップフロップの入力と発振回路との間にゲートをバイパ
ス接続しかつそのフリップフロップと前段のフリップフ
ロップ間に他のゲートを接続すると共に複数のチヤイム
発音スイッチにより前記フリップフロップ間に挿入した
ゲートとバイパス用ゲートの「Ｈ」、「Ｌ」状態を異な
らしめる如く駆動してなることを特徴とするトランジス
タチヤイム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14365275A JPS5922959B2 (ja) | 1975-11-29 | 1975-11-29 | トランジスタチヤイム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14365275A JPS5922959B2 (ja) | 1975-11-29 | 1975-11-29 | トランジスタチヤイム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5266391A JPS5266391A (en) | 1977-06-01 |
| JPS5922959B2 true JPS5922959B2 (ja) | 1984-05-30 |
Family
ID=15343758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14365275A Expired JPS5922959B2 (ja) | 1975-11-29 | 1975-11-29 | トランジスタチヤイム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922959B2 (ja) |
-
1975
- 1975-11-29 JP JP14365275A patent/JPS5922959B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5266391A (en) | 1977-06-01 |
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