JPS5923114B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 本発明はチップ面積及び速度電力積が小さくかつファン
アウトが任意の個数取り出せる論理回路用の半導体装置
に関する。

従来、いくつかの論理回路用半導体装置が知られている
が、その一つとして、アイソレーシヨン拡散領域もしく
は拡散抵抗器を必要とせず素子面積を節約した集積度の
高い１２Ｌ（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎ
Ｌｏｇｉｃ）構造の論略回路素子が例えば特公昭４９−
３５０３０号に示されている。

この構造でＮＯＲ回路を構成した時の１例を第１図に示
し、その基本的な動作原理を簡単に説明する。Ｐ形拡散
領域Ｐ１、Ｐ２及びＰ３がｎ形半導体基体（Ｎｉ）中に
互に分離されて配列されている。このＰ１をエミッタ、
Ｎｉをベース、Ｐ２をコレクタとして横方向トランジス
タＴｌ、Ｐ１をエミッタ、Ｎ２をベース、Ｐ３をコレク
タとする横方向トランジスタＴ３を形成する。半導体基
体Ｎ２及びＰ２、Ｐ３領域内のＮ２、Ｎ３領域をｎ形拡
散で形成する。これによつてＮｉをエミッタ、Ｐ２をベ
ース、Ｎ３をコレクタとする垂直方向トランジスタＴ２
、Ｎ４をエミッタ、Ｐ３をベース、Ｎ３をコレクタとす
る垂直方向トランジスタＴ４が得られる。今、トランジ
スタＴｉとＴ２について動作を説明する。

電流ＩがトランジスタＴｉのエミッタＰ、に印加される
と、注入された正孔は部分的にトランジスタＴｉのコレ
クタＰ２に捕集される。これによりＰ，とＮ，とのＰ−
ｎ接合は順力向にバイアスされ、トランジスタＴ２のエ
ミツタとして働くＮ１から電子がＰ２に注入される。従
つてＡが電流源に接続され入力Ｅ１が浮遊状態に残され
る時、コレクタ電流ｃがトランジスタＴ２を流れる。し
かし、もし接地電位がＥ１に印加されると、Ｉｃがトラ
ンジスタＴ２のＮ２コレクタ領域を横切つて流れるのを
阻止される。このようにＰＮＰトランジスタＴ１は電流
を逆方向に動作するＮＰＮトランジスタＴ２のベースへ
供給する。この時、Ｅ１が浮遊状態にあるとＰＮＰトラ
ンジスタＴ１に加えられた電流はＮＰＮトランジスタＴ
，のベースＰ２に流れ、かくしてトランジスタＴ２は飽
和導電状態となる。しかしながらＥ１を接地導位に接続
される時はＴ１に印加された電流１はＥ，を通して流れ
、Ｔ２のベースには流れ得ない。この場合Ｔ２は阻止さ
れる。Ｔ２のコレクタに生ずる電位を考えると、Ｔ１及
びＴ２は反転回路を形成する。他のトランジスタＴ３と
トランジスタＴ４との関係も上述のトランジスタＴ，と
トランジスタＴ３との動作と同様である。

このＴ１〜Ｔ４のトランジスタによりＮＯＲ回路が形成
される。以上示した従来構造の素子においては、Ｎ１領
域はトランジスタＴ２のエミツタであると同時にトラン
ジスタＴ１のベースでもあるので、トランジスタＴ１の
エミツタ注入効率を下げない為に高不純物濃度にする事
は許されず高々１０１６ａｔ０ｍ／Ｃｒｉｔ程度である
。

このためトランジスタＴ２は逆トランジスタとして動作
しＮ２からＰ２へのエミツタ注入効率は悪くエミツタ接
地電流増幅率ＨＦＥは通常２〜３と非常に小さい。その
為コレクタＮ２からのフアンアウトを多数個とる事は不
可能である。また更にＨＦＥを低下させぬためにトラン
ジスタＴ２のベースＰ２は比較的低不純物濃度に押えら
れるためベース抵抗が大きくなり演算速度が遅くなる。
またトランジスタＴ２のベース領域には逆ドリフト電界
が生じているためキヤリアの拡散時間が長く、更に少数
担体蓄積時間なども必要とし演算速度が遅くなる。本発
明は上記欠点を改善すべく新規なる構造のスイツチング
素子を備えた構造を有し、任意の数だけフアンアウトが
取り出せ、かつ、ＴＴＬ等の入力駆動電流の大きなもの
でも駆動できる能力を持ち、かつ速度電力積及び素子面
積の小さな論理ノ回路素子を供給することを目的として
いる。

以下、本発明の一実施例を第２図に基づいて詳細に説明
する。第２図ａは本発明の一実施例にかかる装置の部分
的要部概略平面図であり、第２図ｂは第２図ａで示した
Ｂ−Ｂ′線で切断した時の部分的概略断面図、第２図ｃ
は第２図ａで示したＣ−Ｃ′線で切断した時の部分的概
略断面図である。第２図において、１は低抵抗率例えば
０．００１Ω・儂程度のｎ＋形基板であり接地電位に保
たれている。２は前記１上に形成した高抵抗率例えば５
０Ω・儂程度のｎ一形層である。

３，４はＰ＋形領域であり３と４とは近接して配置され
、かつＰ＋形領域３はｎ一形層２の領域の一部２ａ，２
ｂを部分的にとり囲むように例えば網目状に形成される
。

領域４，２，３で横方向のＰｎｐトランジスタＴ，ｌが
構成され、４，２，３は各々エミツタ、ベース、コレク
タとなつている。このトランジスタＴｌｌにおいては、
ベース濃度が低く、エミツタ、コレクタ濃度が非常に高
いので、エミツタから注入された正孔のコレクタへの到
達率は従来の第１図の素子構造に比べ非常に高くなる。
またｐ＋形領域３でとり囲まれた２の領域の一部２ａ，
２ｂは領域３の電位が６０ｎｖでは領域３と領域２ａ，
２ｂとで構成されるＰｎ接合の拡散電立により空乏層で
満たされる様に形成されている。

しかも、領域２ａは領域３でとり囲まれた複数値の領域
から成りたち、それぞれが領域３の電位が“０″でＰＮ
接合の拡散電位により、容乏層で満たされるものとする
。５ａ，５ｂはｎ層２の表面に形成したｎ＋形領域であ
り、２，３，２ａ，２ｂ，５ａ，５ｂにてスイツチング
素子Ｓ１が構成される。

この素子Ｓにおいて各々３はゲート、２ａ，２ｂは導電
路、１，５ａ，５ｂは電極取出し部として作用する。こ
の第２図の素子において、領域４の端子をバイアス端子
Ｂ、領域３の端子を入力端子１、領域５ａ，５ｂの端子
を出力端子０，，０２とする。なお、この出力端子０１
，０，は２個に限らず任意の数取り出すことができる。
そして、出力端子０，は複数個の導電路２ａを共通接続
している。この例では導電路２ａは３個から成り立つて
いる。次に本素子の動作を説明する。

端子Ｂからは電流１Ｂが常に注入されている。

今入力端子１が浮遊状態にあると、トランジスタＴｌｌ
のエミツタ４から注入された正孔によりトランジスタＴ
，ｌのコレクタすなわちスイツチング素子Ｓのゲート３
の電位は上昇し約＋０．６Ｖとなる。この為スイツチン
グ素子Ｓ１の導電路領域２ａ，２ｂ中に空乏層はほとん
どなくなり、１−２ａ一５ａ、あるいは１−２ｂ−５ｂ
の導電性通路が形成され、端子０１，０２の出力は６０
゛Ｖとなる。次に端子が接地電位、すなわち“０”とな
つた時には、スイツチング素子Ｓのゲート３にたまつて
いた正孔は端子を通り放電し、ゲート３は０Ｖとなる。

この為スイツチスグ素子Ｓの導電路領域２ａ，２ｂは、
前述のごとく、ゲート３と領域２ａ，２ｂとのＰｎ接合
に発生する拡散電立のため空乏層で満たされ２ａ，２ｂ
と５ａ，５ｂとは電気的に分離され端子０は浮遊状態に
なる。ここで、導電路２ａは複数個から成立つている。
この構造であれば、出力端子０１は大きな電流を流すこ
とができる。たんに導電路を大面積にするだけでは、ゲ
ート３の電位カピＯ゛のときに領域２ａを空乏層で満た
すことができなくなり、出力端子０，を浮遊状態にする
ことが不可能となる。また、０２の構造で、これを複数
個接続して電流容量の大きな出力端子を作るより、０２
の出力端子の構成の方が面積を非常に小さくできる。こ
のようにしてトランジスタＴｌ，とスイツチング素子Ｓ
とは反転回路を形成する。第３図は本発明の他の実施例
である。

１は低抵抗率例えば０．００１Ω？程度のｍｌ形基板で
あり接地電位に保たれている。

２は前記１上に形成した高抵抗率例えば５０Ω一儂程度
のｎ一形層である。

３０，４は前記２の表面より形成したｐ＋形領域であり
、３０と４とは近接して配置され、かつ３０は２の領域
の一部２ａ，２ｂを部分的にとり囲むように表面から例
えば網目状に形成される。

第２図と回様４，２，３０で構成されるＰＮＰトランジ
スタＴｌ，において各々エミツタ、ベース、コレクタと
なつている。このトランジスタＴｌ，においては、第２
図と同様ベース濃度が低く、エミツタ、コレクタ濃度が
非常に高いので、エミツタから注人された止孔のコレタ
タへの到達率は従来構造に比べ非常に高くなる。また領
域３０でとり囲まれた２の領域の一部２ａ，２ｂは領域
３０の電位が゛０゛では３０と２ａ，２ｂとで構成され
るＰｎ接合の拡散電位により卆乏層で満たされる様に形
成される。５ａ，５ｂは２の表面に形成したｍｌ形領域
であり、１，２，５ａ，５ｂからなるスイツチング素子
Ｓにおいて各々３０はゲート、２ａ，２ｂ，５ａ，５ｂ
は導電路として作用する。

特にｎ＋形領域５ａはｐ形領域３０の表面がｎ＋形に反
転して各々の導電路２ａがお互に接続されている。４の
端子はバイアス端子Ｂ、３０の端子は入力端子１、前記
５ａ，５ｂの端子は出力端子０１，０２となり、動作は
第２図の場合と同様である。

出力端子０，を複数個の導電路で構成し、第２図と同様
出力電流容量を大きくしている。本発明の装置では従来
構造の素子の様に逆トランジスタ構造を用いていず、た
だ単にゲートの開閉によつてのみ端子０１，０２に信号
の伝達を行なつているのでフアンアウトは、任意の個数
だけ自由に選んで動作させることができるという利点を
有している。

また、トランジスタＴ，ｌ及びスイツチング素子Ｓの各
々ベース、導電路となる領域２をできるだけ低濃度、例
えば１０１４ａｔ０ｍ−Ｃｆ３程度に選ぶことが可能で
ありトランジスタＴｌｌの注入効率を大幅に改善できる
。この時、いわゆるチヤンネル領域２ａ，２ｂの最大寸
法ｄは、拡散電位例えば０．６でチヤンネル領域が完全
に空乏層で満たされるという条件より、ある。

更に第１図の構造では不可能であつたスイツチング素子
Ｓのゲート３の不純物濃度を任意に高く選べる為、ゲー
ト抵抗を低下させる事ができ、演算速度を速くすること
ができるという長所をも有している。

また、第２，３図におけるスイツチング素子Ｓは、多数
担体で動作する為、従来構造での様な担体の蓄積効果な
どは無く、チヤンネル中も容易に速く動作することがで
きる。更に従来構造ではトランジスタＴ２のＨＦＥが小
さいため大きなトランジスタＴ１のコレタタ電流を必要
としたが本本構造ではスイツチング素子Ｓのゲート３と
導電路２ａ，２ｂ間のストレイ容量を充電するだけのコ
レクタ電流で良いためトランジスタＴｌｌの電力を非常
に小さくでき、またスイツチング素子Ｓの動作が本質的
に従来のトランジスタＴ２の動作と異なり効率が良く小
面積で大きなスイツチング電流がとり扱えるのでスイツ
チング素子の面積を小さくできるという利点も有してい
る。さらにこの構造においては、導電路を第２図２ａの
様に複数個で形成しているため、流すことのできる電流
容量が大きく、すなわち、出力段としての効果が大きく
、特に電流容量の大きいＤＴＬ（ＤｉＯｄＴｒａｎｓｉ
ｓｔＯｒＬＯｇｉｃ），ＴＴＬ（Ｔｒａｎ一ＳｉｓｔＯ
ｒＴｒａｎｓｉｓｔＯｒＬＯｇｉｃ）等を直接駆動する
ことができる。

第４図に本発明の半導体装置とＴＴＬを接続したものを
示す。

Ｔｌｌは本発明のＰＮＰトランジスタ、Ｓは本発明のス
イツチング素子で、０，，０２はその出力端子である。
一方ＴＴＬにおいて、７，８，９，１１はトランジスタ
、１０はダイオード、１２はトランジスタ７のベース電
流用抵抗、抵抗１３，１４はトランジスタ８，９の電流
制限用抵抗である。１５は電源端子、１６はＴＴＬの出
力端子である。

ＴＴＬにおいてはトランジスタ７のベース電流が比較的
大きく、これを駆動するには１〜２ｒｒ１Ａ程度の電流
を吸込む必要がある。

ところが第２図の出力端子０２でこの電流を吸込むには
導電路２ｂが１ケしかないので駆動できない。これを第
２図の０，のような出力端子にして、その導電路２ａの
数を適当にすることにより、直接ＴＴＬを駆動できる。
すなわち、本発明によれば、直接ＴＴＬを容易に，駆動
することができる。このように本発明の半導体装置はイ
ンターフエイス回路にも有効である。

【図面の簡単な説明】

第１図は従来のＩＩＬ構造の論理回路素子の構造図、第
２図は本発明の一実施例にかかる論理回路素子を示し、
ａは要部平面概略図、Ｂ，ｃはそれぞれＡＯＢ−Ｂ′，
Ｃ−Ｃ′線断面図、第３図は本発明の論理回路素子の他
の実施例の構造図、第４図は本発明の論理回路素子とＴ
ＴＬ回路の接続図である。 １・・・・・・ｎ＋基板、２・・・・・・ｎ一形層（ベ
ース）、２ａ，２ｂ・・・・・・導電路領域、３，３０
・・・・・・ｐ＋形領域（コレクタ）、４・・・・・・
ｐ＋形領域（エミツタ）、５ａ，５ｂ・・・・・・ｎ＋
形領域、Ｔｌ，・・・・・・横方向トランジスタ、Ｓ・
・・・・・スイツチング素子。

Claims (1)

1. 【特許請求の範囲】 １ １つの横方向トランジスタのベース領域として働く
   一方の導電形を有する半導体基体中に、互に間隔を隔て
   前記横方向トランジスタのエミッタ領域及びコレクタ領
   域として働く他方の導電形を有する少なくとも２つの領
   域を形成し、前記横方向トランジスタのコレクタ領域内
   に形成された一方の導電形よりなる縦方向の複数個の導
   電路を有し前記横方向トランジスタのコレクタ領域をゲ
   ート領域とするスイッチング素子を構成し、前記スイッ
   チング素子の導電路が前記ゲート領域の拡散電位により
   空乏層で満たされ前記複数の導電路を共通接続した出力
   端子を有することを特徴とする半導体装置。 ２ 横方向トランジスタのエミッタ領域に接続された電
   流源と、前記トランジスタのコレクタ領域に接続された
   入力信号源と、導電路にスイッチング素子の複数個の導
   電路を前記トランジスタのベース領域とならない半導体
   基板の一端で接続された出力端子とを備えたことを特徴
   とする特許請求の範囲第１項に記載の半導体装置。 ３ 半導体基板表面部に、複数個の導電路とつながる一
   方の導電形低抵抗率領域を有することを特徴とする特許
   請求の範囲第１項または第２項に記載の半導体装置。