JPS59231920A - ＧａＡｓ論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本廃明はＧａＡｓ論理集積回路に関するものである。

〔発明の技術的背景とその問題点〕

近年、超高速、低消費電力の特性を有するＧａＡｓＩＣ
が各所で精力的に研究されている。このＧａＡｓＴＣの
高速性を電子システムとして活かすには、ＩＣの高集積
化が重要である。そのためには、基本論理ダート回路と
して低消費電力のものが必須となる。ＤＣＦＬ　（Ｄｉ
ｒｅｃｔ−Ｃｏｕｐｌｅｄ　ＦＥＴＬｏｇｉｃ　）と呼
ばれる回路はこのだめの最も有力な回路とされ、すでに
当回路を基本としたＬＳＩレベルのＧａＡｓＩＣが試作
されるに至っている。

ＤＣＦＬの基本回路を第１図に示す。ドライバにノーマ
リオフ型のＧａＡｓ　ＦＥＴ　（以下ＥＦＥＴ）１１負
荷にノーマリオン型のＧａＡａ　ＦＥＴ　（以下、ＤＦ
ＥＴ　：）　Ｚ　２を用いる。入力信号ＶＩＮはＥＦ’
ＥＴ１１のダートに印加され、出力信号ＶＯＵＴはＥＦ
ＥＴｌｌのドレインから取り出される。

ＦＥＴ　はメタルショットキ接合型のＦＥＴ（ＭＥＳＦ
ＥＴ）又はｐ−ｎ接合型Ｆ　Ｅ　Ｔ　（ＪＦＥＴ）であ
るためＥＦＥＴＪｌのダートにダート・ソース間ダイオ
ードの立上り電圧以上の入力信号が印加されようとする
とダート・ソース間に電流が流れ、入力信号はこの立上
り電圧以上にはなシ得ないというフランジ効果がある。

この立上シミ圧は、ＧａＡｓ　ＭＥＳＦＥＴの場合通常
０．６　〜Ｏ，ＳＶ程度である。従って、ＤＣＦ’Ｌに
おいては、高レイルｉｉ：　０．６〜ｏ、ｓｖ、低レベ
ルｕｏｖ程度であり、論理振幅が１ｖ以下と、５ＩＩＣ
の０ＭＯ８やＴＴＬ回路の場合に比べ極めて小さい。従
って当然ノイズマージンは小さく論理レベルをＣＭＯＳ
、ＴＴＬとコンノぐティプルに設定することはできない
。このことはＧａＡｓＩＣ内部におけるノイズ対策を難
しいものとするほか、特に、ＩＣ外部への出力信号とし
ては極めてノイズに弱いものであるし、又５ｉＩＣとの
直接結合ができないという欠点をもつ。

一方、フランジ効果による電流は、それによる不必要な
電力消費をもたらし、低消費電力化の障害と表っている
。

〔発明の目的〕

本発明は、ＤＣＦＬの小論理振幅、小ノイズマーソン及
びフランジ効果による電力消費増大という欠点を解消し
た基本論理グー）・をもりＧａＡｓ論理集積回路を提供
する事を目的とする。

〔発明の概要〕

本発明は、ＤＣＦＬを構成するドライバとなるＥＦＥＴ
　　（第１のＧａＡｓ　ＦＥＴ　）および負荷となるＤ
ＦＥＴ　（第２のＧａＡｓ　ＦＥＴ　）の他に、前記Ｅ
ＦＥＴのダートと信号入力端の間に論理振幅拡大のため
に一個以上のＧａＡｓ　ダイオードを接続すると共に、
入力信号が低レベルになったときに前記ＥＦＢＴのダー
トの蓄積電荷を放電する放電回路を設けて基本論理ダー
トを構成することを第１の要旨とする。

本発明は更に、前記基本論理ダート構成に加えて、前記
ＧａＡｓダイオードに直列に前記ＥＦＥＴのフランジ電
流抑制用のＤＦＥＴ　（第３のＧａＡｓＦＥＴ　）を設
けて基本論理ダートを構成することを第２の要旨とする
。

〔発明の効果〕

本発明によれば、前記ＧａＡｓ　ダイオードとして例え
ば前記ＥＦＥＴのｆ−）・ソース間ダイオードとほぼ同
様の特性を有するものを用いることによシ、論理振幅と
ノイズマージンの増大が図られる。従って、論理レベル
をＣＭＯＳやＴＴＩ。

とコンノぞティプルに設定したＧａＡｓ論理回路を実現
することができる。しかも本発明では、前記ＧａＡｓダ
イオードに並列に放電回路を設けることにより、ＤＣＦ
Ｌと同様の高速性を確保することができる。

また本発明によれば、前記ＧａＡｓダイオードと直列に
ＤＦＥＴを設けてそのドレイン・ソース間電圧降下を利
用することにより、ドライバＥＦＥＴのフランジ電流を
効果的に抑制して低消費電力動作が可能となる。

〔発明の実施例〕

次に本発明の詳細を図面を参照しながら具体的に説明す
る。第２図に本発明の基本となる回路を示す。ドライバ
となるＥＦＥＴ　２１が、負荷となるＤＦＥＴ　２２と
接続されてインバータを構成することはＤＣＦＬと同じ
であるが、ＥＦＥＴ　２１のダートにＧａＡｓダイオー
ド２３が接続されている。ここでダイオード２３の特性
は、ＥＦＥＴ２１のダート・ノース間のダイオードと同
一に゛なるようにしである。この回路構成では、入力端
の電圧をｖｒＮとする時、ＥＦＥＴ　２１のｆ−）・ソ
ース間電圧はｖＩＮ／’２　　となる。従ってＥＦＥＴ
　２１　。

ＤＦＥＴ　２２をＤＣＦＬ回路である第１図のＥＦＥＴ
ｌ　１　、　ＤＦＥＴ　１２と全く同一とすると、ＤＣ
ＦＬ。

回路の入力信号に比べちょうど２倍の電圧の入力信号が
加わった時第２図の回路は第１図のＤＣＦＬ回路と同じ
出力端電圧Ｖ。ＵＴを発生することになる。当然、フラ
ンジ電圧も入力端から見た時、第２図の回路は第１図の
ＤＣＦＬ回路の２倍となる。このようにして、論理振幅
も、ノイズマージンもＤＣＦＬの２倍と々るというのが
本１　　　　　発明回路の基本である。もし、３倍にさ
せよう′　　　　　とするなら、ダイオード２３と同様
のダイオードをもう１つ直列に配すればよい。一般的に
１うならＮ倍の電圧の入力信号で第１図のＤＣＦＬと同
一の出力電圧ｖｏｕＴを得ようとするとき、第３図のよ
うにＥＦＥＴ　２１のゲート・ソース間ダイオードと特
性を同一にする（Ｎ−１）個のＧａＡｓダイオード３３
０，３３．　・−３３ｗ−１を直列接続したものを配し
てやればよい。３１゜３２はそれぞれ第２図の２１．２
２に対応する。

第１図のＤＣＦＬ回路と第２図、第３図の入出力伝達特
性の比較を行なうと第４図（ａ）（ｂ）（ｃ）のよう゛
にガる。（ａ）は第１図のＤＣＦＩ、、（ｂ）は第２図
の回路についての特性を模式的に示したもので、ＶＤＤ
　＝　１．５　Ｖを想定している。（ｃ）は第３図の回
路についての特性でｖＤＤは少なくともインバータの遷
移領域に対応する入力電圧０．２Ｎ〜０．４Ｎより大き
い。

なお、ダイオードはその電流が端子電圧に対して指数関
数的に増大するので、その接合面積の大きさによる論理
振幅の変動はあまりない。

その意味で、ＩＣの面積を小さくする意味では、ダイオ
ード接合面積は、流れうる最大電流に対して破壊が起こ
らない程度に小さい方が良い。しかし、高速動作を考え
ると、ダイオードの容せ性カツノリングによる信号伝送
も高速化に寄与するので、その意味から接合面積は大き
い方が良い。従って、両要素を考慮して接合面積を選択
する必要がある。

このように、基本的には第２図のような回路構成をとる
ことでＤＣＦＬ回路の場合以上の、任意の論理振幅、ノ
イズマージンを持つ一基本インパータ回路が実現できる
。

本発明の回路は、第２図又は第３図の基本回路に、放電
回路を付加することにより構成される。その実施例を第
５図に示す。５１〜５３はそれぞれ第２図の２１〜２３
と同じであり、新たにダイオード５４がダイオード５３
と並列に接続されている。但し、両者の極性は逆となっ
ている。このダイオード５４の役割は、第２図基本イン
・々−タ回路の高速化である。第２図の回路において、
ＶＩＮが低レベル状態から高レベルに変わる時は、ＥＦ
ＥＴ　２１のダートと接地間の容量への充電はダイオー
ド２３の順方向電流により行なわれるがＶＩＮが高レベ
ルから低レベルへと変わった時、ＥＦＥＴ　２１のｒ−
ト・接地間容量に充電された電荷は、ＥＦＥＴ　２　Ｊ
のゲート拳ンース間ダイオードによる放電とダイオード
２３の逆方向電流による放電しか放電する方法がなく、
ダート電圧の時間変化は、入力信号の高レベル→低レベ
ル変化に比べて遅く、その結果、ＥＦＥＴ　２１のオン
からオフへの動作も遅くガってインバータの応答速度が
遅いという結果をもたらす。これに対し第５図のように
ダイオード５４が存在すると、入力の高し槓ル２低レベ
ル変化の時、ＥＦＥＴ　５７のグー）−接地間容量に充
電された電荷の放電がダイオード５４の順方向電流によ
って行なえる。この結果インバータの応答速度が向上す
る。−実入力が低レベル→高レベルと変化する時ダイオ
ード５４には逆バイアスに電圧が印加されるので回路の
ＤＣ的動作には影響がない。従って、ダイオード５４、
の接合面積はその逆方向飽和電流が回路系の電疏にとっ
て無視できる範囲で十分に大きくできる。これによシ、
入力の高レベル→低レベル変化による放電電流を大きく
して回路のスピードを速くする効果が得られ、入力の低
レベル→高レベル変化に対しては、ダイオード５４の大
きな接合容量に基づく容量性力ツノリングによるＥＦＥ
Ｔ　５　Ｊのダートへの入力、信号伝達に寄与し、高速
化に寄与することができる。

本発明の別の実施例として、入力信号がドライバＥＦＥ
Ｔのクランプ電圧以上になる時にそのダート・ソース間
に流れ出すクランプ電流を防止する回路構成がある。そ
の実施例を第６図に示す。６１〜６４はそれぞれ第５図
の５１〜５４と同じである。新たにｆ−）とソースを接
続したＤＦＥＴ　６５を用意し、このソース電極をダイ
オード６３のアノードに接続し、入力信号をＤＦＥＴ　
６５のドレイン電極に与える構成とする。

このＤＦＥＴ　６５は電流リミッタであり、ｒ−ト・ソ
ース間を接続した時のドレイン飽和電流以上の電流を流
そうとするとげレイン・ソース間に憾位降下が発生して
、電流が上昇しないよう制限する。従ってこのドレイン
飽和電流値を、ＥＦＥＴ　６１のダート拳ソース間に流
れるクランプ電流の許容値にしておけば、それ以上のク
ランプ電流が流れる事はなく　、’ＥＦＥＴ　６１のフ
ランジ効果による電力消費を抑えることが可能である。

但し、もしＤＦＥＴ　６２のドレイン飽和電流がＤＦＥ
Ｔ　６５のそれより小さいと、フラング効果のＩＪ　Ｓ
ットはＤＦＥＴ　６２で行なわれ、ＤＦＥＴ６５の存在
意味はなくなる。ＤＦＥＴ　６２とＤＦＥＴ６５の間の
ラインで、耐ノイズ性向上のため、論理振幅を大きくで
きる点がＤＦＥＴ　６５の存在意義であシ、配線長の長
くなる大規模ＧａＡｓ　ＩＣに特に有効である。

なお、とのＤＦＥＴ　６５のり２ング電流リミツタとし
ての効果はダイオード群６３．６４の有無にかかわらず
有効であシ、第７図のように通常のＤＣＦＬ・回路に直
接適用しても効果がある。

７１．７２．７５はそれぞれ第６図の６１．６２゜６５
と同一である。

この実施例によればクランノミ流制限回路の存在で、イ
ンバータの出力電圧ＶＯＵＴは論理回路を構成した時次
段の入力におけるクランプ電流のために高レベルがクラ
ンプされることがなくなり、基本的には電源電圧ＶＤＤ
近くまで高レベルを上昇させることが可能である。一方
、低レベルは、はぼ接地電位であるから、論理振幅をＴ
ＴＬや、ＣＭＯＳレベルで行なわせることも可能となる
。

第６図において、ダイオード６３．６４とＤＦＥＴ　６
５の位置関係を逆転させてもその効果は同じか又はむし
ろ高速性が向上する。第８図にその実施例の回路構成を
示す。８１〜８５は第６図の６１〜６５と同じであシ、
その接続関係が少し異なるだけである。この結線で高速
性が向上するのは、ＤＦＥＴ　８５を通った電流で充電
、放電すべき容量がＥＦＥＴ　８１のｆ−）と接地間の
容量であるのに対し、第６図の回路の場合、ＤＦＥＴ　
６５を通る電流で充電、放電すべき容量がＥＦＥＴ　６
１のダート・接地間容量にダイオード６３．６４につい
ての容量が加わるためである。

以上のような本発明回路の基本動作と、スイッチング性
能を確認するため、第１図、第２図。

第５図、第６図に示す基本インバータと、これらを用い
た３１段リングオシレータを試作し、その特性を比較し
て動作を確認したデータにつ゛き説明する。

ＦＥＴのＰ−）、ダイオードの接合は、ショットキ接合
タイグとした。ＦＥＴ　、ショットキダイオード用の活
性層の形成は、Ｃｒドーゾ半絶縁性ＧａＡａ基板へのｆ
ｆ１８３１＋の直接選択イオン注入により行なった。注
入条件は、第１表に示す通シである。まだデバイスの寸
法は第２表に示すように設定した。このあとＡｓＨ３（
１％　）　＋　Ａｒの雰囲気下で８５０℃１５分間のキ
ャラブレスアニールを行なった。次にＡｕＧｅオーミッ
ク電極を形成し、このちとＦＥＴのショットキダート電
極ショットキダイオードのショットキ電極行 としてｐｔを蒸着し４００℃のシンタ処亀を用いＦＥＴ
のピンチオフ電圧、スレツシュホールド電圧の制御を行
ない、ＥＦＥＴのスレッシュホールド電圧を０．２Ｖ、
ＤＦＥＴのピンチオフ電圧を−０，５Ｖに設定した。

第１表 第　　　２　　　表 こうして得られた回路につき、ＶＤＤ　＝　３　Ｖに設
定して入力−出力のトランスファーカーブを求めたとこ
ろ第９図のようになった。但し、次段には同じインバー
タを接続しである。（ａ）は第１図のＤＣＦＬ　、　（
ｂ）は第２図、（Ｃ）は第５図、（ｄ）は第６図の回路
にそれぞれ対応するトランスファーカーブの測定結果で
ある。入力をＯｖから次第に高くしていくと出力は高レ
ベルの状態から低レベルの状態に遷移する。との時、出
力の高レベル電位をＶＨＩ低レベル電位をＶｔとしＶＯ
ＵＴ−（ＶＨ＋ＶＬ）／２　　となる時の入力電圧をｖ
Ｔとすると、第１図のＤＣＦＬ回路の場合ＶＴ＝ＶＴ、
＝０．３　　。

第２図の回路の場合ＶＴ＝ＶＴ２＝０．６　　、第５図
（Ｄ　回ｕ　Ｏ場合ＶＴ　−Ｖ７５　＝０．６■、第６
図のＤａ路の場合ｖｔ　＝　ＶＴ６＝　０．６　　であ
ることがわかる。

これよシダイオード２３，５３．６３の働きにより、遷
移領域入力電圧ｖＴがＤＣＦＬ回路に比べて犬きくなシ
、論理振幅が増すとともに、ノイズマージンも大きくな
ったことが明らかである。

一方、入力電圧ＶＩＮを第１図のＤＣＦＬｌ路の場合０
．８　　以上、第２図、第５図の回路の場合１．５Ｖ以
上とすると、出力電圧ＶＯＵＴは低し４ルから次第に上
昇していくことがわかる。これはＥＦＥＴのｒ−）から
ソースへ電流が流れ込む（フラング効果）ことによシ、
ＥＦＥＴ内の直列抵抗成分における電位降下が現われド
レイン電極に現われるためであり、インバータ動作上、
電源電圧ｖＤＤの上限を規定する要素となる。これに対
し第６図の回路ではこのようなりｏｕｔの浮き上りが見
られず、電源電圧ＶＤＤを自由に設定できるという特徴
を有することがわかる。

次に、リングオシレータの測定結果について述べる。

リングオシレータ測定は、それを構成する基本インバー
タのスイッチング特性を判定する最も信頼性の高い方法
として一般に用いられている。その発振周期からインバ
ータ即ち、基本的論理ｆ−）の伝達遅延時間が明らかと
なるし、リングオシレータに供給される直流電力は各イ
ンバータで消費される電力の総独であシ論理ｒ−ト当シ
の消費電力がわかる。又、多段のリングオシレータは高
速で起きるスイッチング現象よ、時間軸をのばして見る
ことに相当し、測定　　ｉ 系のカットオフ周波数以下で波形観測できるだ、ヤ論理
振幅を測定することが容易になる。第３−表に第１図、
第２図、第５図および第６図の回路を基本インバータと
した３１段リングオシレータから得られた各インバータ
の特性を示す。

耐ノイズ性、高速性、低消費電力性を総合判定する指標
としてτｐｄ　−Ｐｄ／′ｌＸＶを考えこれもあわせて
記した。但しτ、ｄはｆ−ト当シ伝達遅延時間、Ｐｄは
ｆ−）当り消費電力、ΔＶは論理振幅である１、 第　　　　　３　　　　　表 （電源電圧ＶＤＤ−３”） この結果より、第２図の回路では、論理振幅は倍増する
が高速性能が極めて劣ってしまう事がわかった。つまり
ダイオ７−ド２３は論理振幅やノイズマージンの増大に
は寄与するがそれだけでは、ＤＣＦＬの高速性能を維持
できない。この原因は、前述しだ通シであシ、例えば第
５図のようにダイオード５４を挿入してはじめてＤＣＦ
Ｌの高速性能を保持したまま、論理振幅。

ノイズマージンを向上させることができる。この事は、
第３表の測定結果からも明らかで、第２図の回路でｒ、
ｄ＝　３．３　ｎ−／ｇａｔｅであったものが第５図の
回路のようにダイオード５４を追加スルタはテｆ、ｄ＝
　０．３１４　ｎ５ｅｃ／ｇａｔｅと１桁以上も高速に
することができるわけである。しかも論理振幅、消費電
力は変わらないのだからダイオード５４の効果は絶大で
ある。第５図の回路は高速性においてτ、ｄがＤＣＦＬ
より１０％程度遅く滌るものの消費電力はほとんど同じ
で、それにもかかわらず論理振幅は２．２倍となり、τ
ｐｄ・Ｐｄ／△Ｖという指標でＤＣＦＬの各とすること
ができることが示された。言いかえれば、高速性、低消
費電力性をＤＣＦＬとほぼ同じに保ったままで論理振幅
だけを２倍にすることができるという画期的な効果を第
５図の回路によって実現できたのである。

ところで第３表のデータは電源電圧ＶＤＤ　＝　３ｖの
下で測定されたものであった。ＤＣＦＬにとってこの電
源電圧はτｐｄ　−Ｐｄの最小を実現するためには少し
大き゛いかもしれない。そこでＶＤＤ　＝１．５ｖ　　
とした時のＤＣＦＬリングオシレータの特性を第４表に
示す。

第　　　４　　　表 この表から、τｐｄ　−ＰｄはＶＤＤ−３’　　の時に
比ベロ０％程度となっておりその意味で１．５■の方が
ＤＣＦＬの長所を出すためには良い条件と言えるかもし
れない。しかしτ、ｄは０．３３　ｎＳ／ｇａｔｅと本
発明の第５図の回路よシ劣ってし捷う。結局総合指標τ
ｐｄ＊Ｐｄ／△Ｖも第５図の回路より２０チ程度劣るも
のとなってしまう。しかも論理振幅、ノイズマージンは
劣シこそすれ良くはならない。

以上のように第５図の回路は、ＤＣＦＬでは実現しえな
かった論理振幅、ノイズマーノンを増大させることがで
きる。しかも高速性、低消費実力性を犠牲にせずに実現
できる点に大きな特色がある。

第６図の回路では、第５図の回路よりτ、ｄが劣るが、
ＥＦＥＴのクランプ効果を防ぐので論理゛振幅は１．７
８　Ｖと６０％程度大きゝくなっている。

消費電力についてはやや少なくなるもののｖＤＤ＝３ｖ
では、クランノミ流による消費電力は、・２それほど大
きな割合を占めないため、第５図の回路に比べ大差はな
い。その結果総合指標τ、ｄ・Ｐｄ／△ｖテは０．１４
　［ＰＪ／Ｖ　）　　と第５図の回路の０．１３２　Ｃ
ｐ、ｙ／ｖ〕　　よシやや劣るだけという枦果となって
いる。第６図の回路では、ＶＤＩ）を上げれば論理振幅
も大きくできるわけで第５図の回路にない特長を有して
おり、どちらの回路を選択するかは回路に求める条件に
よって決めてやればよい。

以上のように本発明回路によれば、ＤＣＦＬ回路の高速
性を蟻牲にすることなく、論理振幅とノイズマージンを
大幅に増大させることが可能である。しかも、消費電力
の増大という代償を払わなくてもこれが実現できＧａＡ
ａ論理集積回路のための基本回路として極めて有効であ
る。

本発明回路はＧａＡｓ　　ＩＣのインターフェース回路
に用いても有効である。ＧａＡｓ　　ＩＣ内部の論理回
路は従来のＤＣＦＬ回路で構成し、入出力部に本発明回
路を用いればＴＴＬや０ＭＯ８等のＳｉ　ＩＣの論理し
゛ベルに適合させることが可能で１　　　　　ある。第
１０図は入力インターフェース回路に適用した実施例で
ある。図のＡ領域はＴＴＬ又は０ＭＯ８等のＳｔ　ＩＣ
，Ｂ領域はＧａＡｓ　ＩＣであ１シ、Ｂ８がインターフ
ェース回路、Ｂ、がＤＣＦＬによる論理回路部である。

ＴＴＬ又はＣＭＯ８回路の低レベルをｖＬ、高Ｖベルヲ
’Ｖｎ　トＬ、ＶＨ＞２ｖ、　ｖＬ＜ｏ、７Ｖト規定ヰ
た場合を考える。第１０図の入力インターフ・玉−ス回
路においてＥＦＥＴ　１０１のスレシュボールド電圧を
Ｖｔｈ　１ダイオード１０３．　、１０３．　＝−。

１０３□１の個数をＮとすると ＶＬ　（（Ｎ＋　１）　Ｖｔｈ　　　　　　　Ｈ・＋　
　（１）Ｖｎ　＞　（Ｎ＋１　）Ｖｔｈ＋　ａ　　　　
　−（２）が成立していなければならない。ｖｔｈ　＝
　０．２Ｖとするのが一般的であるから、この時Ｎが整
数である事を考慮して（１）よりＮ２２を得る。一方、
α−０，２Ｖ程度であるから（２）よりＮ≦８を得る。

動作上の余裕度及びプロセス」二のｖｔｈ　＋αのばら
つきを考慮するとＮ＝４　、５　、６　、７個の中から
選ぶのが妥当であろう。その中でも面積が少々くて済む
Ｎ＝４を選ぶのが最適と考えられる。ＤＦＥＴ　１０４
がないと、Ｓｔ　ＴＴＬ又は０ＭＯ８の高レベルが大き
く、しかも十分にドライブ能力（電流駆動能力）のある
時ＥＦＥＴＭ　０１のゲート・ソース間に流れ込むフラ
ンジ電流が過大になって破壊される可能性があるが、Ｄ
ＦＥＴ１０４によりこれが防止できる。これにより、相
手が、どのような出力バッファをもっＳｉ　ＴＴＬ又は
０ＭＯ８であろうと電圧条件（ＶＨ＞　２ｖ　　・’Ｖ
ｂ　（０，７Ｖ　）を満たすものであれば、直接接続、
シてよいという、大きな特長をもたせることが欠きる。

第１１図は本発明を出力インターフェース回路に適用し
た実施例である。Ａ領域はＴＴＬ又は０ＭＯ８等の５Ｉ
ＩＣ，Ｃ領域がＧａＡｓ　ＩＣテあシ、このＣ領域はＤ
ＣＦＬ　（又は本発明回路）を用いた論理回路部Ｃ１と
出力インターフェース回路部Ｃ７とからなる。出力イン
ターフェース回路部Ｃ，中、Ｃ５の部分が本発明の基本
インバータ回路である。ＧａＡｓ　ＩＣ内部の論理回路
部Ｃ８からの出力は、まず電源を外部の５ｉＴＴＬ又は
０ＭＯ８の電源（＋５Ｖ）と同一にした、ＥＦＥＴ１１
６とＤＦＥＴ　１１７からなるインバータに入力される
。その出力は本発明回路であるダイオード１１３１〜１
１３Ｎ、および１１４とＤＦＥＴ１１５とＥＦＥＴ　１
１１とＤＦＥＴ　１１２とがら成るインバータに入力さ
れる。ＥＦＥ’１７１６とＤＦＥＴ　１１７とからなる
インバータはクランノ効果がないからその出方は低レベ
ルは□Ｖ、高レベルは＋５ｖ近くまで上昇できる。しか
しトランジション電圧（出力が低レベルから高レベル又
はその逆に移る時の久方電圧）はＤＣＦＬ回路のそれと
同じである。そのためトランジショ”ン電圧はＳｉ　Ｔ
ＴＬや０ＭＯ８と異なり、この出方をそのままＳｉ　Ｔ
ＴＬや０ＭＯ８の入力に渡したの゛ては誤動作の原因と
なる。ノイズの少ないＧ　ａ　Ａ　ｓチラノ内でトラン
ジション電圧を外部回路と同一にしておくのが一方法で
ある。領域Ｃ８の本発明回路からなるインバータはとの
役割を果している。ダイオード群１１３１〜１１３Ｎ−
，の個数Ｎはトランジション電圧を（Ｎ＋１）倍に変更
する働きがあるがＮ＝５程度が適当である。

以上のように、本発明回路を用いればＧａＡｓＩＣを電
子システムの中で、他の論理ＩＣと混載する形を含めて
、極めて使い易いものとすることができ、ＧａＡｓ　　
ＩＣの実用性を向上させるために大きな効果をもたらす
。

【図面の簡単な説明】

第１図は従来のＤＣＦＬ回路を示す図、第２図および第
３図は本発明の基本となる回路構成を示す図、第４図は
第１図のＤＣＦＬ回路と第２図、第３図の回路について
の人、出力伝達特性の比較して示す図、第５図は本発明
の一実施例の回路構成を示す図、第６図は他の実施例の
回路構盛を示す図、第７図は第６図のフラング効果防止
の工夫がＤＣＦＬ回路にも直接適用可能であることを示
す図、第８図は第６図の変形例を示す図、第９図（ａ）
〜（ｄ）はそれぞれ試作した第１図、第２図、第５図お
よび第６図の基本インバータの人、出力伝達特性測定結
果を示す図、第１０図は本発明をＧａＡｓ　　ＩＣ入力
インターフェース回路に適用した実施例を示す図、第１
１図は本発明をＧａＡｓ　　ＩＣの出力インターフェー
ス回路、Ｉ／ｃ適用した実施例を示す図である。 ５１．６１，８１，１０１，１１１・・・ドライバＥＦ
ＥＴ　（第１のＧａＡｓ　ＦＥＴ　）、５２　、６２　
。 ８２．１０２，１１２・・・負荷ＤＦＥＴ　（第２のＧ
ａＡｓ　　ＦＥＴ　）、５３，６３，８３，１０３゜１
１３　・＝ＧａＡｓダイオード、５４，６４，８４゜１
０４　、１１４−ＧａＡｓダイオード（放電回路）、６
５．８５，１０５，１１５・・・ＤＦＥＴ（第３のＧａ
Ａｓ　ＦＥＴ）。 出願人　　工業技術院長　川　ｆｉｌ　　裕　部第１図 第４図 （ａ）　　　　　　（ｂ）　　　　　　（ｃ）第５図 第９図 （ａ）　　　　　　　　　（ｂ） （Ｃ）　　　　　　　　　（ｄ）

Claims (4)

【特許請求の範囲】
1. （１）　　インバータ回路のドライバとなるノーマリオ
   フ型の第１のＧａＡｓ　ＦＥＴおよび負荷となるノーマ
   リオン型の第２のＧａＡｓ　ＦＥＴと、前記第１のＧａ
   Ａｓ　ＦＥＴのダートと信号入力端の間に入力信号が高
   レベルのとき順方向バイアスとなる極性で接続された一
   個以上のＧａＡｓダイオードと、前記第１のＧａＡｓ　
   ＦＥＴのダートと信号入力端の間に接続され入力信号が
   低レベルのとき前記第１のＧａＡｓ　ＦＥＴのダートの
   蓄積電荷を放電する放電回路とからなる論理ダートを含
   むことを特徴とするＧａＡｓ論理集積回路。
2. （２）　　前記放電回路は、前記ＧａＡｓダイオードと
   逆並列接続され九ＧａＡｓダイオードにょシ構成した特
   許請求の範囲第１項記載のＧａＡｓ論理集積回路。
3. （３）インバータ回路のドライバとなるノーマリオフ型
   の第１のＧａＡｓ　ＦＥＴ　　および負荷となる第２の
   ＧａＡｓ　ＦＥＴと、前記第１のＧａＡｓ　ＦＥＴのｆ
   −）と信号入力端の間に入力信号が高レベルのとき順方
   向ノ９イアスとなる極性で接続された一個以上のＧａＡ
   ｓ　ダイオードと、とのＧａＡｓダイオードと直列接続
   されて前記第１のＧａＡｓＦＥＴのクラングミ流を抑制
   する。ノーマリオン型の第３のＧａＡｓ　ＦＥＴと、前
   記第１のＧａＡｓＦＥＴのデートと信号入力端の間に接
   続され入力信号が低レベルのとき前記第１のＧａＡｓ　
   ＦＥＴのダートの蓄積電荷を放電する放電回路とからな
   る論理ｒ−トを含むことを特徴とするＧａＡｓ論理集積
   回路。
4. （４）前記放電回路は、前記ＧａＡｓダイオードと逆並
   列接続されたＧａＡｓダイオードにより構成した特許請
   求の範囲第３項記載のＧａＡｓ論理集積回路。