JPH01162015A - 電界効果トランジスタ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＧａＡ３等の化合物半導体基板上に形成され
たショットキ接合形電界効果トランジスタや、ＰＮ接合
形電界効果トランジスタ等を用いて構成される電界効果
トランジスタ論理回路に関するものである。

（従来の技術） 近年、超高速、低消費電力の特性を有するＧａ八　集積
回路が注目され、このようなＧ、Ａ、集。

積回路のための論理回路として、低消費電力特性を有す
るＤ　ＣＦ　Ｌ　（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅｄ　Ｆ
ｉｅｌｄｅｆｆｅｃｔ　ｒａｎｓｉｓｔｏｒ　Ｌｏｇｉ
ｃ）と呼ばれる電界効果トランジスタ（以下、ＦＥＴと
いう）論理回路が種々提案されている。

従来、この種のＦＥＴ論理回路としては、特開昭５９−
２３１９２０号公報に記載されるものがおった。以下、
その構成を図を用いて説明する。

第２図は従来のＤＣＦＬ型ＦＥ、Ｔ論理回路の一構成例
を示ず回路図である。

このＦＥＴ論理回路は、入力信号ｖｉｎ用の入力端子１
、出力信号Ｖ。、１用の出力端子２、ドライバ用のノー
マリオフ型ＦＥＴ　（以下、ＥＦＥＴという）３、及び
負荷用のノーマリオン型ＦＥＴ（以下、ＤＦＥＴという
）４を有し、それらのＥＦＥＴ３及びＤＦＥＴ４が電ａ
電位ｖｄｄとグランドＧＮＤとの間に直列に接続され、
ざらにそのＥＦＥＴ３のゲートに入力端子１が接続され
ると共に、そのＥＦＥＴ３のドレインとＤＦＥＴ４のゲ
ート及びケースとに出力端子２が共通接続されている。

このＦＥＴ論理回路は、入力信号ｖｉｏを反転した出力
信号Ｖ。、ｔを得るためのインバータとして機能する。

この種の回路では、ＥＦＥＴ３及びＤＦＥＴ４がショッ
トキ接合形ＦＥＴまたはＰＮ接合形ＦＥＴで構成されて
おり、そのゲートとソース間、及びゲートとトレイン間
に寄生ダイオードが存在する。そのため、ＥＦＥＴ３の
ゲートに加わる電圧（Ｖｉ、）が寄生ダイオードのター
ンオン電圧■［より僅かでも高いと、そのＥＦＥＴ３の
ゲートからソースに向かってダイオードの順方向電流が
流れてしまい、入力信号Ｖｉｎの電位は、このターンオ
ン電圧ｖｆより高くなり得ないというクランプ効果があ
る。ここで、寄生ダイオードのターンオン電圧Ｖｆは、
ショットキ接合形ＦＥＴｒ０．６〜０．８Ｖ程度、ＰＮ
接合形ＦＥＴｒ１■程度であるため、このＦＥＴ論理回
路の論理振幅は１■以下となり、Ｓｉ集積回路のＭＯ３
回路等のものと比べて極めて小さく、ノイズ・マージン
が小さくなるという欠点を有していた。また、クランプ
効果による電流は不必要な電力消費をもたらすので、低
消費電力の障害となっていた。

このようなＦＥＴ論理回路の欠点を除去する回路例とし
て、上記文献に記載された第３図のようなＦＥＴ論理回
路がある。

このＦＥＴ論理回路は、第２図における入力端子１とＥ
ＦＥＴ３のゲートとの間に、結合回路１０を接続したも
のである。この結合回路１０は、逆並列に接続された一
対のダイオード１１．１２で構成されている。ここで、
一方のダイオード１１は、論理振幅を大きくするための
もので、入力信号Ｖｉｏが高レベル（以下、“′Ｈ″と
いう）となるとき順方向となる極性で入力端子１とＥＦ
ＥＴ３のゲートとの間に接続され、他方のダイオード１
２は、ＥＦＥＴ３のゲート電荷を放電するためにダイオ
ード１１とは逆方向の極性で接続されている。

このＦＥＴ論理回路では、入力端子１に供給される入力
信号Ｖｉｏが“Ｈ″のとき、その信号ｖｉ。

がダイオード１１とＥＦＥＴ３に分割されて印加される
。そのため、ダイオード１１のターンオン電圧をＥＦＥ
Ｔ３の寄生ダイオードと同じ■ｆとすれば、ＥＦＥＴ３
のゲート電位はＶｉｎ／２となるので、入力信号Ｖｉｏ
が２Ｖｆ　（Ｖ）を越えるまでクランプ効果は生じない
。その結果、入力信号Ｖｉｏの４Ｌ　ＨＩＩを高くでき
、論理振幅を大きくできるので、ノイズ・マージンも高
くできる。また、電源電圧Ｖｄｄを、２Ｖｆ　（Ｖ）以
下にすれば、クランプ効果が生じないので、低消費電力
化が可能でおる。一方、入力信７５　Ｖ　ｉ　ｐがＨ？
＋から“ビ′に変化すると、ダイオード１２によってＥ
ＦＥＴ３のゲート電荷が比較的高速に放電される。

従って、第３図の回路では、論理振幅が大きく、ノイズ
・マージンが高く、消費電力か少なく、しかも高速な論
理動作が期待できるという利点を有している。

（発明が解決しようとする問題点） しかしながら、第３図のＦＥＴ論理回路では、次のよう
な問題点があった。

第３図の回路において、入力信号Ｖｉｏが“ＨＴｌから
“ビ′となる時にダイオード１１が逆方向バイアスとな
るので、ＥＦＥＴ３のゲート電荷の直流的な放電経路は
、順方向となるダイオード１２側となる。ところが、ダ
イオード１２は直流的にはＥＦＥＴ３のゲート電位がそ
のダイオード１２のターンオン電圧Ｖｆ以下となると、
オフ状態となるため、放電電流が流れなくなる。即ち、
ＥＦＥＴ３のゲート電位は直流的にはＶｆより下がらず
、電荷の放電はダイオード１１および１２による啓開結
合回路によって交流成分のみが行われる。そのため、入
力信号Ｖｉｏが″ビ′の時は、ＤＣＦ１回路の入力電圧
として有効なＯ（Ｖ）〜ｖｆにおいてＥＦＥＴ３のゲー
トのインピーダンスが高く、ノイズが乗りやすいととも
に、そのノイズによってゲート電位が上昇してしまうと
、ゲート電荷放電のための直流経路がないので電荷が残
留してしまい、誤動作するという問題点があった。

このような問題点を解決し、しかも第３図のものと同程
度の大ぎざの論理振幅を得るためには、ダイオード１２
のターンオン電圧ＶｊをＯ（Ｖ）程度の小さなものとす
る困難な製造工程上の技術を要するとともに、入力端子
１からＥＦＥＴ３へ向かって順方向となる極性の向き、
即ちダイオード１１の極性と同方向にざらに多数のダイ
オードを直列に接続する必要があり、その結果、素子数
が増え、かつダイオードの段数の増えた分だけ高速性能
が損なわれる。

また、前記の問題点は、ダイオード１２のＶｆのみを小
さくすることによっても解決可能であるが、このような
解決方法においても、ダイオード１１や寄生ダイオード
を含むＥＦＥＴ等のｖｆの大きな素子を形成する製造工
程とは別に、ｖｆの小さなダイオード１２を形成するた
めの煩雑な製造工程と高度な技術が必要になるという問
題が存在する。

本発明は、前記従来技術が持っていた問題点として、ド
ライバ用ＥＦＥＴ３における寄生ダイオードのクランプ
による論理振幅の減少を防止するために、ダイオード１
１．１２からなる結合回路１０を設けた場合、そのＥＦ
ＥＴ３のゲートの放電が交流的にしか行われず、ノイズ
に弱いという点と、ノイズに強くしようとすると製造工
程が複雑になる等の点について解決したＦＥＴ論理回路
を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、電源電圧が印加
される負荷用ＥＦＥＴと、このＥＦＥＴに接続されたド
ライバ用ＤＦＥＴとを有し、入力端子から入力される入
力信号が結合回路を通して前記ドライバ用ＥＦＥＴのゲ
ートに供給されるＦＥＴ論理回路において、前記結合回
路を少なくとも前記入力端子から前記ゲートに向かって
流れる電流の向きが順方向となる極性で直列に接続され
た１個以上のダイオードと、このダイオードと並列形態
で設けられドレインまたはソースとなるチャネルの両端
の一方が前記入力端子に接続され他方がゲートと共に前
記ドライバ用ＥＦＥＴのゲートに接続されたＥＦＥＴと
で構成したものである。

（作　用） 本発明によれば、以上のようにＦＥＴ論理回路を構成し
たので、結合回路におけるダイオードは論理振幅を拡大
するように働くと共に、ＥＦＥＴはドライバ用ＥＦＥＴ
のゲート電荷を直流的に放電するように働く。これによ
り、従来の回路に比べて製造工程が複雑化することなく
、ドライバ用ＥＦＥＴのゲート電位をノイズに対して安
定化させ、さらに論理振幅の拡大、ノイズ・マージンの
向上、低消費電力化、及び高速性能性が図れる。

従って前記問題点を除去できるのである。

（実施例） 第１図は本発明の実施例を示すＦＥＴ論理回路の回路図
である。

このＦＥＴ論理回路は、ＧａＡＳ等の化合物半導体基板
等に形成されるもので、入力信号Ｖｉ１用の入力端子２
１、出力信号ｖ。、を用の出力端子２２、ドライバ用の
ＥＦＥＴ２３、負荷用のＤＦＥＴ２４、及び結合回路３
０を備え、そのＥＦＥＴ２３及びＤＦＥＴ２４がグラン
ドＧＮＤと電源電圧Ｖｄｄとの間に直列に接続され、ざ
らにそのＥＦＥＴ２３のドレインとＤＦＥＴ２４のゲー
ト及びソースとが出力端子２２に共通接続され、ＤＣＦ
Ｌ回路のインバータが構成されている。

ＥＦＥＴ２３のゲートと入力端子２１との間には、結合
回路３０が接続されている。

結合回路３０は、論理振幅拡大用のダイオード３１と、
ＥＦＥＴ２３のゲート電荷を直流的に放電するためのＥ
ＦＥＴ３２とを備えている。ダイオード３１は、入力端
子２１からＥＦＥＴ２３のゲート側ノードへ方向に対し
て順方向となる極性でその入力端子２１とノードへ間に
接続されており、そのダイオード３１のターンオン電圧
はＥＦ［Ｔ２３における寄生ダイオードのターンオン電
圧Ｖｆとほぼ同一電圧値に設定されている。ＥＦＥＴ３
２は、そのドレインおるいはソースとなるチャネルの両
端の一方が入力端子２１に、他方がゲートと共にＥＦＥ
Ｔ２３のゲート側ノードＡに、それぞれ接続されている
。なお、第１図中の■ｈは充電電流、１．ｌ！は放電電
流である。

以上の構成において、先ず第１図の回路の基本動作を説
明し、さらに第１図の回路においては論理振幅を大きく
でき、しかも高速性能が損なわれないことを説明する。

先ず、入力端子２１に供給される入力信号Ｖｉ。

がＨ″の電位ｖｉｈの時、入力端子２１からノードＡに
向かって充電電流Ｉｈが流れ、ノードＡの電位ｖ８が上
昇する。電流の向きから、この時ＥＦＥＴ３２は入力端
子２１側がドレインとなり、ノードＡ側がソースとなる
ので、そのゲート・ソース間電圧がＯ（Ｖ）となってオ
フ状態となる。

そのため、ＥＦＥＴ２３のゲートの充電は交流的に行わ
れ、入力信号Ｖｉｏは結合回路３０の２端子間の静電容
量Ｃ１と、ＥＦＥＴ２３のゲートの静電容量Ｃ２との比
に反比例して分圧される。例えば、静電容量Ｃ１とＣ２
が等しければ、結合回路３０及びＥＦＥＴ２３のゲート
には、それぞれＶｉ、／２の電圧がかかることになり、
その結果、入力信号Ｖ　ｉｎノ”　Ｈ”電位Ｖ　Ｈｈカ
Ｖ　、６＜　２　Ｖｆテある限り、ダイオード３１とＥ
ＦＥＴ２３の寄生ダイオードのいずれもターンオンせず
、クランプ効果は生じない。従って論理振幅を大きく、
ノイズ・マージンを高くすることが可能となる。

一方、入力信号■ｉｎがｔ　Ｈｕ電位Ｖｉｈから″ビ′
電位Ｖｉｇに変化すると、ノードＡから入力端子２１に
向かって放電電流ＩＪ２が流れる。この時、電流の向き
から、結合回路３０のＥＦＥＴ３２は入力端子２１側が
ソースに、ノードＡ側がドレインとなり、そのゲート電
位とドレイン電位が共にノードＡの電位Ｖａに等しいも
のとなるので、電位■　が入力信号■ｉｏよりＥＦＥＴ
３２のスレッショルド電圧Ｖｔだけ高ければ、ＥＦＥＴ
３２はオン状態となる。結合回路３０のＥＦＥＴ３２は
ドライバ用ＥＦＥＴ２３を形成する製造工程において同
時に形成してよく、またＤＣＦＬ回路のだめの一般の製
造工程においてＥＦＥＴのスレッショルド電圧ＶｔはＥ
ＦＥＴの寄生ダイオードのターンオン電圧Ｖｆと比べて
充分小さなＯ（Ｖ）程度の正の電圧値に設定されるので
、製造工程を待に複雑なものとすることなく、ＥＦＥＴ
３２のスレッショルド電圧ＶｔをＶｔ＝ＯかつＶｔ＞Ｏ
とできる。従って電位Ｖ　が入力信号■ｉｏより僅かで
も高ければ、ＥＦＥＴ３２はオン状態となって直流的な
放電電流１．！が流れることになる。

第４図は、入力信号Ｖｉｎかｉｔ　Ｈｕ電位Ｖｉｈから
“ビ′電位Ｖｉｇに変化する時の、ノードＡの電位Ｖａ
とＥＦＥＴ３２を流れる放電電流■ρとの関係を示すＥ
ＦＥＴ３２の特性曲線図である。

この第４図において、電位ｖａはＥＦＥＴ２３の寄生ダ
イオードによってＶｆ以上にならないから、入力信号■
ｉｎのＨ′′を２Ｖｆとすると、電位Ｖａの初期状態は
Ｖｆでおり、ｖｉｎ＞ＶａであるのでＥＦＥＴ３２がオ
フ状態である。入力信号Ｖｉｎの電位が下がってゆき、
Ｖｉｏくｖａ＝−ｖｆとなると、前述のごと＜ＥＦＥＴ
３２かオン状態となり、第４図の曲線Ｌ１に沿って直流
的に放電電流■、が流れ始め、電位ｖａは入力信＠Ｖ　
ｉ　ｇと等しい電位にまで低下する。ざらに入力信号■
ｉｏが下がってゆくと、第４図の特性曲線は左に移動し
てゆき、入力信号ｖｉｏが電位■ｉ、！に至ると、特性
曲線は曲線ＬＯとなって電位ｖａがｖｉＪ２と等しい電
位にまで低下する。ＤＣＦＬの特性から電位ＶｉρはＯ
（Ｖ）程度であり、ＥＦＥＴ２３のゲートの電荷はその
電位である■８がＤＣＦ１回路の入力電圧として有効な
Ｖｆ　　（Ｖ）からＯ（Ｖ）程度に至るまでＥＦＥＴ３
２によって直流的に放電される。従ってＥＦＥＴ２３の
ゲート電荷は、ダイオードによって交流的にしか放電の
なされない従来の回路よりも、高速に放電される。

次に、第１図の回路におけるノイズの影響について説明
する。

前述したように、入力信号がｖｉｏが゛Ｌパ電位Ｖｉρ
で必る時、ＥＦＥＴ２３のゲートに正のパルスのノイズ
が乗ってその電位Ｖａが入力信号■ｉｏより高くなると
、ＥＦＥＴ３２がオン状態となってＥＦＥＴ２３のゲー
トの電荷が速やかに放電され、電位ｖａが回復する。即
ち、入力信号■ｉｏが“ビ°であれば、入力端子２１と
ＥＦＥＴ２３のゲートは直流的に結合されるので、前述
したように製造工程を特に複雑なものとすることなく、
正のパルスのノイズに強いものが得られる。

一方、入力信号ｖｉｎが“Ｈｆｌである時、ＥＦＥＴ３
２は充電電流Ｉｆｉの方向に対してオフ状態であるので
、ＥＦＥＴ２３のゲートに負のパルスのノイズが乗って
電位ｖａが低下してしまう場合、その電位■８が回復せ
ず、第１図の回路構成のみでは負のパルスのノイズに対
して必ずしも強くはない。ところが、電源電圧Ｖｄｄを
２Ｖｆ以上とし、入力信＠Ｖ　ｉ　１がｊ（Ｈ１１の時
にクランプ効果が生じるようにすれば、負のパルスのノ
イズに対しても強いものが得られる。こうした場合、ク
ランプ電流による無用な電力消費を生じる問題点がある
が、次のような回路構成を採用することにより、クラン
プ電流による電力消費の発生がなく、しかも負のパルス
のノイズにも強いものを得ることが可能となる。

即ち、第１図の回路において、結合回路３０の静電容Ｎ
Ｃ１をＥＦＥＴ２３のゲートの静電容量Ｃ２よりも小さ
く設定すると共に、電源電圧Ｖｄｄをダイオード３１が
ターンオンする電圧より高く、かつＥＦＥＴ２３の寄生
ダイオードがターンオンする電圧よりも低くする。

例えば、Ｃ１＝０２／２とした時の入力信号Ｖｉ０に対
するダイオード３１に加わる順方向電圧Ｖｂ　（＝Ｖｉ
ｏ−Ｖａ）と、ＥＦＥＴ２３のゲート電圧（Ｖａ）との
関係を第５図に示す。

第５図は第１図の電圧ｖａ、ｖｂ特性図であり、Ｂ１は
ダイオード３１のターンオン点、Ｂ２はＥＦＥＴ３２の
ターンオン点をそれぞれ示している。

前述したように入力信号■ｉｏは容量の比に反比例して
分圧されるので、Ｖａ＝１／３・Ｖｉｏ、Ｖｂ＝２／３
・Ｖｉｎとなって入力信号ｖｉｎの電位か上昇すると、
ダイオード３１が８１点で先にターンオンする。この時
、Ｖｂ＝Ｖｆ　、Ｖａ＝１／２・Ｖｆ　、Ｖｉ、＝３／
２・Ｖｆとなって以後Ｖｉｏが上昇してもダイオード３
１の電圧■ｂは一定となり、■　のみが上昇する。ざら
に■ｉｎ＝２Ｖｆとなると、ＥＦＥＴ２３の寄生ダイオ
ードもターンオンする。従って、電源電圧を３／２・Ｖ
ｆ　＜Ｖｄｄ＜２Ｖ［の範囲に決めれば、ダイオード３
１のみがターンオンし、ＥＦＥＴ２３の寄生ダイオード
はターンオンしないので、入力信号■ｉｎがｕ　ＨＩ＋
であれば、ＥＦＥＴ２３のゲートに負のパルスのノイズ
が乗ってもダイオード３１を通ってＥＥＥＴ２３のゲー
トが充電され、その電位■８が回復する。また、ＥＦＥ
Ｔ２３の寄生ダイオードはターンオンしていないので、
クランプ電流は流れず、無駄に電力が消費されない。

また、第１図のＦＥＴ論理回路の直流的な入出力伝達特
性は、第６図に示すようなヒステリシス特性を有してい
る。例えば、前記構成のごとくＣ１＝Ｃ２／２とし、Ｄ
ＣＦＬ回路に相等するＥＦＥＴ２３及びＤＦＥＴ２４の
インバータのセンスレベルＶ、をＶｆ　／２に設計する
と、前述したように入力信号ｖｉｎが′Ｌ″から′Ｈ゛
′に変化する時に電位ｖａかＶｆ／２となるのはＶｉｎ
＝Ｖｆとなる時であり、この時出力信号Ｖ。ｕｔ　　は
′“ビ′となる。即ち、回路全体のｉｔ　ＨＩ＋センス
レベルＶｈｓはｖｈ、＝Ｖｆである。一方、入力信号ｖ
ｉ０が“Ｈｌｌから″ビ′に下がる時は、直流的には放
電経路がＥＦＥＴ３２Ｌかなく、これがオン状態となる
のはｖｌｏ＜Ｖａ＋ｖｔｏ＃Ｖａである。

なお、ｖｔｏはＥＦＥＴ３２のスレッショルド電圧であ
る。前述のごとく、この時Ｖｉｏと■８の初期状態はそ
れぞれ２ＶｆとＶ「程度であってＶｉｏがｖｆ以下とな
るまでＶａに変化はなく、これ以降ｖａはｖｉｏとほぼ
等しい関係で下がってゆく。従って入力信号＼／１０が
Ｖｆ／２となる時、電位ＶａもまたＶｆ　／２となって
出力信号Ｖ。、ｔは“′Ｈ″となる。即ち、回路全体の
ｇ（１１１センスレベルＶハはＶ、Ｉ！３＝ｖｆ／２で
あり、ｖＦ　Ｓ　＜Ｖｈｓとなって第６図のようなヒス
テリシス特性を示す。

以上のように、第１図の回路は論理振幅幅が大きいだけ
でなく、ヒステリシス特性を有するので、ノイズ・マー
ジンが著しく改善される。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。

（ｉ）　　上記実施例ではインバータ回路について説明
したが、本発明はＮＯＲ回路、ＮＡＮＤ回路、フリップ
フロップ回路等の他のＤＣＦ１回路に対しても実施可能
であって、ＤＣＦＬを構成する複数のドライバ用ＥＦＥ
Ｔとそれに対応して設けられる複数の入力端子との間に
、ダイオード３１及びＥＦＥＴ３２よりなる結合回路３
０をそれぞれ接続すれば、第１図の回路と同様な効果が
得られる。

（ｉｉ）　　第１図の結合回路３０は、そのダイオード
３１が一段のみである必要はなく、その極性が同方向と
なるように多数のダイオードが直列に接続されていても
よく、また前記ダイオードの経路上にさらに直列に、直
流成分を遮断することのないインピーダンス素子が挿入
接続されてなる構成のものにあっても、上記実施例とほ
ぼ同様の効果が得られる。

（発明の効果） 以上詳細に説明したように、本発明によれば、ＤＣＦＬ
のドライバ用ＥＦＥＴにおけるゲート電荷の放電が結合
回路のＥＦＥＴによって直流的に放電されるようにした
ので、従来の回路に比べて製造工程を特に複雑化するこ
となく、従来の回路よりも論理振幅が大きく、高速であ
ると共に、正のパルスのノイズに強い安定した論理動作
が可能となる。また、電源電圧が高いものにおいては、
正のパルスのノイズに加えて、負のパルスのノイズに対
しても強いものが得られる。結合回路の容量をドライバ
用ＥＦＥＴのゲート容量よりも小さくすれば、正負のパ
ルスいずれのノイズに対しても強く、クランプ電流によ
る無用な電力を消費することなく動作する動作電源電圧
の範囲を得ることが可能となり、この範囲の電源電圧で
著しい消費電力の低下が可能となる。ざらに、論理振幅
の拡大に加えて、直流的な伝達特性がヒステリシス特性
を有するので、ノイズ・マージンを著しく高くできる。

従って化合物半導体集積回路等の入出力回路や、インタ
ーフェイス回路等、耐ノイズ性が要求される種々の分野
への応用が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＦＥＴ論理回路の回路図
、第２図及び第３図は従来のＦＥＴ論理回路の回路図、
第４図は第１図のＥＦＥＴ３２の特性曲線図、第５図は
第１図の電圧Ｖａ、Ｖｂの特性図、第６図は第１図の直
流的伝達特性図である。 ２３・・・・・・ドライバ用ＥＦＥＴ、２４・・・・・
・負荷用ＤＦＥＴ、３０・・・・・・結合回路、３１・
・・・・・ダイオード、３２−・−ＥＦＥＴ。

Claims (1)

1. 【特許請求の範囲】 １、電源電圧が印加される負荷用ノーマリオン型電界効
   果トランジスタと、この電界効果トランジスタに接続さ
   れたドライバ用ノーマリオフ型電界効果トランジスタと
   を有し、入力端子から入力される入力信号が結合回路を
   通して前記ドライバ用ノーマリオフ型電界効果トランジ
   スタのゲートに供給される電界効果トランジスタ論理回
   路において、 前記結合回路は、 前記入力端子から前記ゲートに向かつて流れる電流の向
   きが順方向となる極性で直列に接続された１個以上のダ
   イオードと、 このダイオードと並列形態で設けられドレインまたはソ
   ースとなるチャネルの両端の一方が前記入力端子に接続
   され他方がゲートと共に前記ドライバ用ノーマリオフ型
   電界効果トランジスタのゲートに接続されたノーマリオ
   フ型電界効果トランジスタとを、 備えたことを特徴とする電界効果トランジスタ論理回路
   。 ２、前記結合回路は、 その静電容量が前記ドライバ用ノーマリオフ型電界効果
   トランジスタにおけるゲートの静電容量よりも小さく、 さらに前記電源電圧は、前記入力信号の高レベル時にお
   いて前記ダイオードがターンオンするのに充分な大きさ
   で、かつ前記ドライバ用ノーマリオフ型電界効果トラン
   ジスタにおける寄生ダイオードがターンオンするよりは
   小さな電圧値に設定された特許請求の範囲第１項記載の
   電界効果トランジスタ論理回路。