JPS592320A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS592320A JPS592320A JP57111050A JP11105082A JPS592320A JP S592320 A JPS592320 A JP S592320A JP 57111050 A JP57111050 A JP 57111050A JP 11105082 A JP11105082 A JP 11105082A JP S592320 A JPS592320 A JP S592320A
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- wiring
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- implanted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特に金属珪化物
（メタル・シリサイド）配線が形成される半導体装置の
製造方法に関する。
（メタル・シリサイド）配線が形成される半導体装置の
製造方法に関する。
（ｂ） 技術の背景
半導体ＩＣが高密度高集積化されるに伴って、その配線
幅も極度に微細化されてきている。
幅も極度に微細化されてきている。
（ｃ） 従来技術と間頌点
従来例えばＭＯ８ＩＣに於ては、ビット練成るいはワー
ド線のいずれか一方となる下１輌配線は、該下層配線形
成後の製造工程で付加される高温処理に対して耐性を持
たせるだめに多結晶シリコン（Ｓｔ ）で形成されてい
た。
ド線のいずれか一方となる下１輌配線は、該下層配線形
成後の製造工程で付加される高温処理に対して耐性を持
たせるだめに多結晶シリコン（Ｓｔ ）で形成されてい
た。
しかし該多結晶Ｓｔはアルミニウム（Ａｔ）等の金、属
からなる配線材料に比べて２〔桁〕以上高い抵抗率を有
するため、上記のようにＩＣが高密度高集積化し配線幅
が極度に微細化された場合、その配線抵抗が著しく大き
くなり、ＩＣの動作速度が低下するという問題が生じて
くる。
からなる配線材料に比べて２〔桁〕以上高い抵抗率を有
するため、上記のようにＩＣが高密度高集積化し配線幅
が極度に微細化された場合、その配線抵抗が著しく大き
くなり、ＩＣの動作速度が低下するという問題が生じて
くる。
そこで高温に耐え且つ低抵抗率を有する下層配線材料と
して選ばれたのが、モリブデン！シリサイド（Ｍｏ Ｓ
ｉ ｇ ） ｒタングステン！シリザイド（ＷＳ ｉ
ｉ ） 。
して選ばれたのが、モリブデン！シリサイド（Ｍｏ Ｓ
ｉ ｇ ） ｒタングステン！シリザイド（ＷＳ ｉ
ｉ ） 。
タンタル９シリサイド（ＴａＳｉｚ）、チタニウム９シ
リサイド（ＴｉＳｉｔ）−ニオビウムやシリサイド（Ｎ
ｂＳｉ雪）。
リサイド（ＴｉＳｉｔ）−ニオビウムやシリサイド（Ｎ
ｂＳｉ雪）。
コバルト・シリサイド（Ｃｏ８１ｍ）等の金属珪化物（
メタル嗜７リザイド）である。
メタル嗜７リザイド）である。
しかし該メタル・シリサイドの配線は、従来方法で形成
した不純物拡散領域面とコンタクトさせた場合、Ａｔ等
の金属配線に比べて１０〔倍〕以上の極めて高いコンタ
クト抵抗を示すことがある。そしてイオン・マイクｐｅ
アナライザ（ＩＭＡ）を用いて調査した結果、上記現象
が発生するのは不純物拡散領域の形成方法に問題がある
ことが判明した。
した不純物拡散領域面とコンタクトさせた場合、Ａｔ等
の金属配線に比べて１０〔倍〕以上の極めて高いコンタ
クト抵抗を示すことがある。そしてイオン・マイクｐｅ
アナライザ（ＩＭＡ）を用いて調査した結果、上記現象
が発生するのは不純物拡散領域の形成方法に問題がある
ことが判明した。
即ち半導体ＩＣの高密度高集積化に伴って、イオン注入
法を用いて不純物拡散領域を形成する方法が多く用いら
れるが、この方法に於て従来は、半導体層の表面にイオ
ン注入により不純物を導入した後、該不純物導入領域面
が薄い酸化膜で覆われた状ｊ画成るい目裸の状態に於て
、窒素（Ｎ、）等の非酸化性ガス中で導入不純物を半導
体Ｊ−内に高温拡散させて不純物拡散領域を形成してい
た。
法を用いて不純物拡散領域を形成する方法が多く用いら
れるが、この方法に於て従来は、半導体層の表面にイオ
ン注入により不純物を導入した後、該不純物導入領域面
が薄い酸化膜で覆われた状ｊ画成るい目裸の状態に於て
、窒素（Ｎ、）等の非酸化性ガス中で導入不純物を半導
体Ｊ−内に高温拡散させて不純物拡散領域を形成してい
た。
そのため該高温拡散に際して、不純物拡散領域表１＠部
の不純物が外方拡散（アウトーディフィーズ）して、表
層部に薄い高シート抵抗の層が形成される。そしてメタ
ル・シリサイド配線の場合はＡｔ配線と異なり、Ｓｉと
合金化して前記高シート抵抗層を貝通し更に下部の不純
物拡散領域に接続するというような性質を持たないため
、メタル・シリサイド配線と不純物拡散領域とのコンタ
クト部に前記高シート抵抗層が介在する構造になること
によりコンタクト抵抗が上昇する。
の不純物が外方拡散（アウトーディフィーズ）して、表
層部に薄い高シート抵抗の層が形成される。そしてメタ
ル・シリサイド配線の場合はＡｔ配線と異なり、Ｓｉと
合金化して前記高シート抵抗層を貝通し更に下部の不純
物拡散領域に接続するというような性質を持たないため
、メタル・シリサイド配線と不純物拡散領域とのコンタ
クト部に前記高シート抵抗層が介在する構造になること
によりコンタクト抵抗が上昇する。
（ｄ） 発明の目的
本発明は、不純物拡散領域とメタル・シリサイ、 ド
配線との低いコンタクト抵抗が得られる半導体装置の製
造方法を提供し、上記問題点を除去することを目的とす
る。
配線との低いコンタクト抵抗が得られる半導体装置の製
造方法を提供し、上記問題点を除去することを目的とす
る。
（ｅ） 発明の構成
即ち本発明は半導体装置の製造方法に於て、半導体基体
上に一導電型を有する第１の不純物を選択的にイオン注
入し、前記半導体基体上に絶縁膜を形成し、前記絶縁膜
に第１の不純物注入領域の３− 一部を表出する開孔を形成し、前記注入不純物を非酸化
性雰囲気中で牛導体基体内に熱拡散させて第１の不純物
拡散領域を形成し、前記開孔を介して前記第１の不純物
拡散領域面に第１の不純物と同種又は同導電型の第２の
不純物を選択的にイオン注入し、前記絶縁膜上に前記開
孔を介して前記第２の不純物注入領域に接する金属珪化
物パターンを形成し、熱処理を行い前記第２の不純物注
入領域の活性化及び前記金属珪化物パターンのアニール
を行う工程を有することを％徴とする。
上に一導電型を有する第１の不純物を選択的にイオン注
入し、前記半導体基体上に絶縁膜を形成し、前記絶縁膜
に第１の不純物注入領域の３− 一部を表出する開孔を形成し、前記注入不純物を非酸化
性雰囲気中で牛導体基体内に熱拡散させて第１の不純物
拡散領域を形成し、前記開孔を介して前記第１の不純物
拡散領域面に第１の不純物と同種又は同導電型の第２の
不純物を選択的にイオン注入し、前記絶縁膜上に前記開
孔を介して前記第２の不純物注入領域に接する金属珪化
物パターンを形成し、熱処理を行い前記第２の不純物注
入領域の活性化及び前記金属珪化物パターンのアニール
を行う工程を有することを％徴とする。
（ｆ） 発明の実施例
以下本発明を一実施例について、第１図乃至第５図に示
す工程断面図を用いて詳細に説明する。
す工程断面図を用いて詳細に説明する。
なお第１図乃至第５図に於て、同一領域は同一記号で示
す。
す。
本発明の方法を用いて、例えばｎチャネルＭＯ８ＩＣ素
子を形成するに際しては、第１図に示すように、通常の
方法によｐ素子間分離絶縁膜ｌ及びｐ＋型チャネル雫カ
ット憤域２が形成されたｐ型シリコン（Ｓｔ）基板３上
に、先ず通常の熱酸化法を４− を用いて４００〜５００ ［Ｘ］程度の厚さのゲート酸
化膜４を形成する。次いて通常用いられる化学気相成長
（ＣＶＤ）法により前記基板上に３０００〜．１ｏｏｏ
（ＪＬＩ程度の厚さの多結晶Ｓｔ層を形成し、通常の）
すト・エツチング手段によりパターンニングを行って、
前記ゲート酸化膜４上に多結晶Ｓｔゲート電極５を形成
する。次いで通常通り前記多結晶Ｓｉゲート電極５をマ
スクにし、ゲート酸化膜４を通してｐｍｓｔ基板３面に
ひ素イオン（Ａｓ”）を例えば加速エネルギー１２０
［：ＫｅＶ］、注入量４×１０” ［ａｔｍ／ ｄ ３
程度の注入条件で選択的に注入し、ｐ型Ｓｉ基板３の上
層部にＡｓ注入領域６ａ、６ｂを選択的に形成すると同
時に、多結晶Ｓ１ゲー）１極５の上面部にもＡ８注入領
域６ｃを形成する。
子を形成するに際しては、第１図に示すように、通常の
方法によｐ素子間分離絶縁膜ｌ及びｐ＋型チャネル雫カ
ット憤域２が形成されたｐ型シリコン（Ｓｔ）基板３上
に、先ず通常の熱酸化法を４− を用いて４００〜５００ ［Ｘ］程度の厚さのゲート酸
化膜４を形成する。次いて通常用いられる化学気相成長
（ＣＶＤ）法により前記基板上に３０００〜．１ｏｏｏ
（ＪＬＩ程度の厚さの多結晶Ｓｔ層を形成し、通常の）
すト・エツチング手段によりパターンニングを行って、
前記ゲート酸化膜４上に多結晶Ｓｔゲート電極５を形成
する。次いで通常通り前記多結晶Ｓｉゲート電極５をマ
スクにし、ゲート酸化膜４を通してｐｍｓｔ基板３面に
ひ素イオン（Ａｓ”）を例えば加速エネルギー１２０
［：ＫｅＶ］、注入量４×１０” ［ａｔｍ／ ｄ ３
程度の注入条件で選択的に注入し、ｐ型Ｓｉ基板３の上
層部にＡｓ注入領域６ａ、６ｂを選択的に形成すると同
時に、多結晶Ｓ１ゲー）１極５の上面部にもＡ８注入領
域６ｃを形成する。
次いでぶつ酸（ＨＦ）系の液により基板面に表出してい
るゲート酸化膜４をエツチング除去した後、改めて乾燥
酸素（ドライ０．）中に於て９５０ （℃）程度の温度
で熱酸化を行い、第２図に示すように、前記Ａｓ注入領
域６ａ、６ｂ及び多結晶Ｓｔゲート電極５の茨面に２０
０〜ａｏｏ［Ｘ］程度の厚さを有する固相−固相拡散阻
止用二酸化シリコン（Ｓ１０□）膜７を形成１／、次い
で通常のＣＶＤ法を用いて核基板上に４０００〜６００
０１ｍ人〕程度の厚さを有する９ん珪酸ガラス（１）Ｓ
Ｇ）下層絶縁膜８を形成する。
るゲート酸化膜４をエツチング除去した後、改めて乾燥
酸素（ドライ０．）中に於て９５０ （℃）程度の温度
で熱酸化を行い、第２図に示すように、前記Ａｓ注入領
域６ａ、６ｂ及び多結晶Ｓｔゲート電極５の茨面に２０
０〜ａｏｏ［Ｘ］程度の厚さを有する固相−固相拡散阻
止用二酸化シリコン（Ｓ１０□）膜７を形成１／、次い
で通常のＣＶＤ法を用いて核基板上に４０００〜６００
０１ｍ人〕程度の厚さを有する９ん珪酸ガラス（１）Ｓ
Ｇ）下層絶縁膜８を形成する。
次いで通常の手段、即ち三ふつ化メタン（Ｃ’ＨＦ”、
’）等のエツチング手段スによるリアクティブ１イオン
エツチング（ＲＩＥ）法を用いるフォ）−エツチング手
段により、第３図に示すように、下層ＰＳＧ絶縁膜８及
び固相−固相拡散阻止用Ｓ１０．膜７を貫いて、前記第
１のＡ８注入領域６ａ、６部面を表出するコンタクト窓
９を形成し、次いで該基板を窒素（Ｎ、）等の非酸化性
雰囲気中に於て、１０５０〔℃〕程度の温度で例えに１
５〔分〕程度加熱して前記注入Ａｓを熱拡散せしめ、ｐ
型Ｓｔ基板３の表面部にｎ＋型ソース領穢６′ａ及びｎ
＋型ドレイン領域６’ｂを形成する。又この際多結晶Ｓ
ｉゲートｉ！極５はｎ＋型多結晶Ｓｔゲート電極５′と
なる。 又該実施例に於て一′該熱処理によってＰＳＧ
下層絶縁膜８がリフローされコンタクト窓９の十゛縁部
に傾ｆ＋面１０が形成される。この傾斜面１０はコンタ
クト窓９部に於ける配線の断線防止に寄与する。
’）等のエツチング手段スによるリアクティブ１イオン
エツチング（ＲＩＥ）法を用いるフォ）−エツチング手
段により、第３図に示すように、下層ＰＳＧ絶縁膜８及
び固相−固相拡散阻止用Ｓ１０．膜７を貫いて、前記第
１のＡ８注入領域６ａ、６部面を表出するコンタクト窓
９を形成し、次いで該基板を窒素（Ｎ、）等の非酸化性
雰囲気中に於て、１０５０〔℃〕程度の温度で例えに１
５〔分〕程度加熱して前記注入Ａｓを熱拡散せしめ、ｐ
型Ｓｔ基板３の表面部にｎ＋型ソース領穢６′ａ及びｎ
＋型ドレイン領域６’ｂを形成する。又この際多結晶Ｓ
ｉゲートｉ！極５はｎ＋型多結晶Ｓｔゲート電極５′と
なる。 又該実施例に於て一′該熱処理によってＰＳＧ
下層絶縁膜８がリフローされコンタクト窓９の十゛縁部
に傾ｆ＋面１０が形成される。この傾斜面１０はコンタ
クト窓９部に於ける配線の断線防止に寄与する。
以上の工程は従来通りであシ、上記高温熱拡散に際して
コンタクト窓９内に表出するｎ＋型ソース領域６’Ｂ、
ｎ＋型ドレイン領域６′ｂの表層部のＡ８は外方拡散
し該領域に高シート抵抗）ｄｉ １１が形成される。
コンタクト窓９内に表出するｎ＋型ソース領域６’Ｂ、
ｎ＋型ドレイン領域６′ｂの表層部のＡ８は外方拡散
し該領域に高シート抵抗）ｄｉ １１が形成される。
次いで本発明の方法に於ては第４図に示すように、下層
ＰＳＧ膜８のコンタクト窓９を介してｎ士型ソース領域
６’ａ及びｎ＋型ドレイン領域６′ｂの表層部即ち前記
高シート抵抗層１１に、加速エネルギー８０ ［ＫｅＶ
：） 、注入ｉｔ Ｉ Ｘ １０ ” ［ａ ｔｍ／
ｃｒＩ］程度の条件で選択的に第２の不純物例えばひ素
イオン（Ａｓ＋）を注入する。１２は第２のＡｓ＋注入
領域を示す。なお該第２の注入不純物はソースΦドレイ
ン領域と同種の前記Ａ８に限らず、りん（Ｐ）等同導電
型不純物を用いても良い。
ＰＳＧ膜８のコンタクト窓９を介してｎ士型ソース領域
６’ａ及びｎ＋型ドレイン領域６′ｂの表層部即ち前記
高シート抵抗層１１に、加速エネルギー８０ ［ＫｅＶ
：） 、注入ｉｔ Ｉ Ｘ １０ ” ［ａ ｔｍ／
ｃｒＩ］程度の条件で選択的に第２の不純物例えばひ素
イオン（Ａｓ＋）を注入する。１２は第２のＡｓ＋注入
領域を示す。なお該第２の注入不純物はソースΦドレイ
ン領域と同種の前記Ａ８に限らず、りん（Ｐ）等同導電
型不純物を用いても良い。
次いで第５図に示すように通常のＭｏ ’Ｓ ｉ ！ス
パッタリング工程及び三塩化はう素（ＢＯ２）等を用い
るＲＩＥ工程等を経て、第５図に示すようにコン７− タクト窓９上にＭｏ５ｉｌ配線パターン１３を形成し、
次いで該配線パターン１３形成面上に層間絶縁膜例えば
層間ＰＳＧ膜１４を形成し、次いで図示しないが層間Ｐ
ＳＧ膜１４にコンタクト窓の形成等を行った後、該基板
を例えばＮ、中に於て１ｏｏｏ〔℃〕で２０〔分〕程度
加熱し、前記第２のＡ８＋注入領域１２を活性化し、コ
ンタクト窓９内に表出するｎ＋型ソース、ドレイン領域
６’ａ、６’ｂの表層部、即ちＭｏ５ｉｔ配線パターン
１３と接する部分にｎ＋型低シート抵抗領域１２′を形
成する。又該熱処理によりＭｏＳｉｘ配線パターン１３
はアニールされ低抵抗となる。
パッタリング工程及び三塩化はう素（ＢＯ２）等を用い
るＲＩＥ工程等を経て、第５図に示すようにコン７− タクト窓９上にＭｏ５ｉｌ配線パターン１３を形成し、
次いで該配線パターン１３形成面上に層間絶縁膜例えば
層間ＰＳＧ膜１４を形成し、次いで図示しないが層間Ｐ
ＳＧ膜１４にコンタクト窓の形成等を行った後、該基板
を例えばＮ、中に於て１ｏｏｏ〔℃〕で２０〔分〕程度
加熱し、前記第２のＡ８＋注入領域１２を活性化し、コ
ンタクト窓９内に表出するｎ＋型ソース、ドレイン領域
６’ａ、６’ｂの表層部、即ちＭｏ５ｉｔ配線パターン
１３と接する部分にｎ＋型低シート抵抗領域１２′を形
成する。又該熱処理によりＭｏＳｉｘ配線パターン１３
はアニールされ低抵抗となる。
以後、図示しないが通常の方法によシ上層ＡＡ配線の形
成、カバー絶縁膜の形成等がなされて、ｎチャネルＭＯ
Ｂメモリ素子が提供される。
成、カバー絶縁膜の形成等がなされて、ｎチャネルＭＯ
Ｂメモリ素子が提供される。
上記実施例に於ては本発明を、ソース、ドレイン領域に
接続する配線にＭｏ８ｉｘ配線を用いる場合について説
明したが、本発明の方法は多結晶ｓ１ゲート電極に接続
する配線にＭｏ８１ｍ配線を用いる場合にも適用できる
。
接続する配線にＭｏ８ｉｘ配線を用いる場合について説
明したが、本発明の方法は多結晶ｓ１ゲート電極に接続
する配線にＭｏ８１ｍ配線を用いる場合にも適用できる
。
８−
又本発明はｐチャネルＭＯ８ＩＣ及びバイポーラ型子導
体装置にも適用できる。
体装置にも適用できる。
（ｇ） 発明の詳細
な説明したように本発明によれば、イオン注入拡散方式
を用いて形成したソース、ドレイン領域等の不純物拡散
領域やシリコン・ゲート等の多結晶シリコン電極に対し
て、低シート抵抗層を介してメタル・シリサイド配線の
接続がなされるので、コンタクト抵抗が極めて低く、且
つ配森抵抗の小さい下層配線の形成が可能になる。
を用いて形成したソース、ドレイン領域等の不純物拡散
領域やシリコン・ゲート等の多結晶シリコン電極に対し
て、低シート抵抗層を介してメタル・シリサイド配線の
接続がなされるので、コンタクト抵抗が極めて低く、且
つ配森抵抗の小さい下層配線の形成が可能になる。
従って本発明は半導体ＩＣの高密度高集積化、及び動作
速度向上に対して極めて有効である。
速度向上に対して極めて有効である。
第１図乃至第５図は、本発明の一実施例に於ける工程断
面図である。 図に於て、１は集子間分離絶縁膜、２はｐ＋型チャネル
呻カット領域、３はｐ型シリコン基板。 ４はゲート酸化膜、５は多結晶シリコンやゲート電極、
５′はｎ＋型多結晶シリコン・ゲート電極。 ６ ａ、 ６ ｂ、 ６ ｃ Ｉｄ２ｉＬ １の与鷹イ
オン圧入１ｍ１ｈ！ｉ＋−６’ｎはｎ生型ソース領域、
６′ｂはｎ＋型ドレイン領域。 ７は固相−固相拡散阻止用５１０８膜、８はりん珪酸ガ
ラス・下ｊ−絶縁膜、９はコンタクト窓、１０は傾斜面
、１１は高シート抵抗１ｍ、１２は第２のひ水注入領域
、１２′はｎ＋型低シート抵抗領域、１３はモリフ゛デ
ン雫シリザイド配線パターン、 １４は層間りん珪酸
ガラス膜、Ａｓ＋はひ素イオンを示す。 １１−
面図である。 図に於て、１は集子間分離絶縁膜、２はｐ＋型チャネル
呻カット領域、３はｐ型シリコン基板。 ４はゲート酸化膜、５は多結晶シリコンやゲート電極、
５′はｎ＋型多結晶シリコン・ゲート電極。 ６ ａ、 ６ ｂ、 ６ ｃ Ｉｄ２ｉＬ １の与鷹イ
オン圧入１ｍ１ｈ！ｉ＋−６’ｎはｎ生型ソース領域、
６′ｂはｎ＋型ドレイン領域。 ７は固相−固相拡散阻止用５１０８膜、８はりん珪酸ガ
ラス・下ｊ−絶縁膜、９はコンタクト窓、１０は傾斜面
、１１は高シート抵抗１ｍ、１２は第２のひ水注入領域
、１２′はｎ＋型低シート抵抗領域、１３はモリフ゛デ
ン雫シリザイド配線パターン、 １４は層間りん珪酸
ガラス膜、Ａｓ＋はひ素イオンを示す。 １１−
Claims (1)
- 半導体基体面に一４電型を有する第１の不純物を選択的
にイオン注入し、前記半導体基体上に絶縁膜を形成し、
前記絶縁膜に第１の不純物注入領域の一部を表出する開
孔を形成し、前記注入不純物を非酸化性雰囲気中で半導
体基体内に熱拡散させて第１の不純物拡散領域を形成し
、前記開孔を介して前記第１の不純物拡散領域面に第ｌ
の不純物と同梱又は同導電型の第２の不純物を選択的に
イオン注入し、前記絶縁膜上に前記開孔を介して前記第
２の不純物注入領域に接する金属珪化物パターンを形成
し、熱処理を行い前記第２の不純物注入領域の活性化及
び前記金属珪化物パターンのアニールを行う工程を有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111050A JPS592320A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111050A JPS592320A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592320A true JPS592320A (ja) | 1984-01-07 |
Family
ID=14551132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111050A Pending JPS592320A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592320A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181147A (ja) * | 1985-02-06 | 1986-08-13 | Nec Corp | 半導体装置の製造方法 |
| JPS63284863A (ja) * | 1987-05-15 | 1988-11-22 | Sanyo Electric Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51137384A (en) * | 1975-05-23 | 1976-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Semi conductor device manufacturing method |
-
1982
- 1982-06-28 JP JP57111050A patent/JPS592320A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51137384A (en) * | 1975-05-23 | 1976-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Semi conductor device manufacturing method |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61181147A (ja) * | 1985-02-06 | 1986-08-13 | Nec Corp | 半導体装置の製造方法 |
| JPS63284863A (ja) * | 1987-05-15 | 1988-11-22 | Sanyo Electric Co Ltd | 半導体装置 |
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